電子科技大學實驗報告格式(編輯修改稿)

　

【文章內容簡介】 入時鐘信號、使能和清零，遇上升沿則記一次數，當從0記到9時，進位端（用于與下一級計數器級聯）有效，且遇上升沿后從9變到0，并且輸出的還有每一時刻的計數值。、控制電路控制計數器的運行、暫停以及復位；產生鎖存器的使能信號。從如下狀態圖可知，在設計控制模塊時，為實現開發板上控制秒表的運行暫停和清零功能，必須設置兩個控制輸入端，以及需要時鐘信號輸入端。在時鐘信號輸入情況下，由狀態圖顯示，在輸入不同的控制信號是，控制模塊需輸出信號控制計數器及其他各模塊的清零和使能端，即當外部控制運行/暫停鍵首次按下時，控制模塊輸出控制技術模塊最開始的計數器模塊使能有效，各模塊清零無效；當第二次按下時為暫停信號，控制模塊控制鎖存器鎖存并控制顯示。當清零控制鍵按下時，控制模塊控制技術模塊清零，故要兩個輸出使能端。、鎖存器鎖存數據，使顯示保持鎖定。為達到鎖存數據目的，則必須要有對應的8個數碼顯示數據輸入，當其中兩個數碼數據為不變的，故只需輸入6組由4位二進制碼構成的數據、1KHz時鐘信號以及控制模塊作用的使能端。當使能端有效的情況下，將輸入6組數據輸出。、消抖電路消除按鍵輸入信號抖動的影響，輸出單脈沖。在手動控制按鍵輸入控制信號前，由于人為因素，會導致輸入信號不穩定等問題，故須添加一個消抖模塊，使得每次按鍵只會產生一個脈沖。故除1KHz時鐘信號輸入外，還需要一個按鍵控制信號輸入端以及一個按鍵消抖后輸出信號。、譯碼器包括掃描計數器、38譯碼器、數據選擇器以及7段譯碼器；控制8個數碼管一掃描方式顯示計時結果。譯碼模塊的功能是對之前計數模塊的計數值進行譯碼，使其可以在數碼管上顯示出來。在8個數碼管中有兩個數碼管顯示是不變的，故不需要輸出，所以譯碼模塊要求輸入需要譯碼的6組數據以及1KHz時鐘信號。譯碼模塊除了要求對每一個可能的值（09）進行譯碼外，還有設計要求8個數碼管顯示共用一個段位，故還需設計一個38譯碼模塊對8個數碼顯示管進行選擇，使其輪流顯示，在1KHz的掃描下，使人看上去是8個數碼管同時顯示的。l、計數器模塊由模6和模10計數器級聯而成。為了實現從00’00”0059’59”99的計數，需要將4個模10計數模塊和2個模6計數模塊級聯，并且為了達到設計要求是這6個計數器工作在100Hz的時鐘信號下，可利用一個模10的計數模塊對1KHz進行分頻，輸出的信號頻率即為100Hz，該總計數模塊最終需輸出6組計數數據以及其最終的進位。、top文件由以上各個文件相互連接而成，以及硬件的管腳管腳分布。將之前所建立的各個模塊級聯起來，從按鍵輸入信號到按鍵消抖模塊再進而連接到控制器，通過控制模塊對總計數器模塊、鎖存器模塊、譯碼器模塊、分頻器模塊相互連接起來，并設置晶振輸入信號以及兩個按鍵控制信號輸入，再由譯碼器模塊知，秒表設計的最終輸出由一個38對應的8位位選信號和一組7位的段選信號組成。最后對總文件的輸出進行管腳分配，并下載到FPGA開發板上驗證設計。六、仿真結果與分析：：由圖可得，10位計數器從0000計到1001 6位計數器的產生由圖可得，6位計數器從0000計到0101。由圖可得，當沒有時鐘信號時Q不變。 1000Hz100Hz七、分配引腳和下載實現：全部仿真通過后，就運行ISE 的設計實現，然后再打開XILINX PACE，在里面分配引腳，即實現設計的輸入輸出端口與實際芯片的輸入輸出端口的對應連接。比如七段LED 管的控制信號就連接到實際電路的七個引腳。需要注意的是一些端口是固定的，不能胡亂的連接。比如時基信號即石英振蕩器所提供的信號就只能由P181 輸入。同時還要考慮內部的可配制邏輯塊CLB 的數量是否夠滿足程序的綜合要求。一切都準備就緒后就可以運行Configure Device，選擇要下載的位文件（.bit）便可開始。八、實驗結論：、本次實驗實現了秒表的計數，復位，暫停，鎖顯等功能，讓我充分了解和認識到ISE 和Modelsim軟件的強大功能和FPGA 技術的優越性。并對軟件開發產生了興趣。、仿真和下載實現是兩個不同的檢驗，仿真從軟件內部來檢驗程序的合理性和正確性，準確性較高。而下載實現是從外部來觀察程序的實現效果，更直觀，但不具有準確性。、有時候下載實現了所有的功能，但是仿真通不過，這可能是因為程序中有些部分并不完善導致。從外部來看，效果是一樣的，但實際程序卻存在漏洞。附：參考文獻：《數字設計原理與實踐》作者：（美）John 《FPGA應用開發入門與典型實例》華清遠見嵌入式培訓中心編附件：（源程序）：library IEEE。use 。entity top isPort(S_S : in STD_LOGIC。S_R : in STD_LOGIC。clk : in STD_LOGIC。Out8: out STD_LOGIC_VECTOR(7 downto 0)。Seg : out STD_LOGIC_VECTOR(6 downto 0))。end top。architecture Behavioral of top isCOMPONENT fenpingqi_48m_1k PORT（clk : IN std_logic。q : OUT std_logic)。END COMPONENT。COMPONENT counter PORT（clk : IN std_logic。eng : IN std_logic。clear : IN std_logic。ou : OUT std_logic。daout1 : OUT std_logic_vector(3 downto 0)。daout2 : OUT std_logic_vector(3 downto 0)。daout3 : OUT std_logic_vector(3 downto 0)。daout4 : OUT std_logic_vector(2 downto 0)。daout5 : OUT std_logic_vector(3 downto 0)。daout6 : OUT std_logic_vector(2 downto 0))。END COMPONENT。COMPONENT keydb PORT(clk : IN std_logic。key_in : IN std_logic。key_out : OUT std_logic)。END COMPONENT。COMPONENT control PORT(clk : IN std_logic。q : IN std_logic。p : IN std_logic。j_clr : OUT std_logic。j_en : OUT std_logic。s_en : OUT std_logic)。END COMPONENT。COMPONENT latch PORT(t_0 : IN std_logic_vector(3 downto 0)。t_00 : IN std_logic_vector(3 downto 0)。t_1 : IN std_logic_vector(3 downto 0)。t_11 : IN std_logic_vector(2 downto 0)。t_2 : IN std_logic_vector(3 downto 0)。t_22 : IN std_logic_vector(2 downto 0)。display_in : IN std_logic。t0 : OUT std_logic_vector(3 downto 0)。t00 : OUT std_logic_vector(3 downto 0)。t1 : OUT std_logic_vector(3 downto 0)。t11 : OUT std_logic_vector(2 downto 0)。t2 : OUT std_logic_vector(3 downto 0)。t22 : OUT std_logic_vector(2 downto 0))。END COMPONENT。COMPONENT display PORT（clk_1k : IN std_logic。t0 : IN s