通信工程畢業設計-基于fpga的出租車計費系統的設計-wenkub

　

【正文】 班 級： 一班 指導教師姓名： 職稱 副教授 最終評定成績 長沙學院教務處 二○○九年五月制 目 錄 第一部分 設計說明書 一、設計說明書 第二部分 外文資料翻譯 一、外文資料原文 二、外文資料翻譯 第三部分 過程管理資料 一、 畢業設計課題任 務書 二、 本科畢業設計開題報告 三、 本科畢業設計中期報告 四、 畢業設計指導教師評閱表 五、 畢業設計評閱教師評閱表 六、 畢業設計答辯評審表 20 09 屆 本科生畢業設計資料 第一部分 設計說明書 （ 20 09 屆） 本科生畢業設計說明書 基于 FPGA 的出租車計費系統的設計 系 部： 電子與通信工程系 專 業： 通信工程 學 生 姓 名： 班 級： 一班 學號 指導教師姓名： 職稱 副教授 最終評定成績 2021 年 6 月 長沙學院本科生畢業設計 基于 FPGA 的出租車計費系統的設計 系 （部）： 電子與通信工程系 專 業： 通信工程 學 號： 學生姓 名： 指導教 師： 副教授 2021 年 6 月 長沙學院畢業設計 (論文 ) I 摘 要 隨著 EDA技術的高速發展，電子系統的設計技術和工具發生了深刻的變化，大規模可編程邏輯器件 CPLD/FPGA 的出現，給設計人員帶來了諸多方便。論述了計程模塊、計費模塊、譯碼動態掃描模塊等的設計方法。一種功能完備、簡單易用、計量準確的出租車計價器是加強出租車行業管理、提高服務質量的必備品。不同國家和地區的收費方式存在差異，即使在同一地區，不同車型的出租車其收費方式也有差別，而且出租車還面臨幾年一次的調價或調整收費方式等問題。 國內外研究狀況 從國內外的各種研究方法來看，實現出租車計費系統總共有三種方案。 理想的可編程邏輯開發系統能符合大量的設計要求：它能支持不同結構的器件。常用的硬件描述語言有 ABEL、 VHDL語言等，其中 VHDL 語言是一種行為描述語言，其編程結構類似于計算機中的 C 語言，在描述復雜邏輯設計時，非常簡潔，具有很強的邏輯描述和仿真能力，是未來硬件設計語言的主流。 論文構成及研究內容 論文包括緒論、出租車計費系統的設計、關外圍電路、結論等四大部分組成。 長沙學院畢業設計 (論文 ) 3 第 2 章 設計相關工具簡介 EDA 簡介 電子設計技術的核心就是 EDA 技術， EDA 是指以計算機為工作 臺，融合應用電子技術、計算機技術、智能化技術最新成果而研制成的電子 CAD 通用軟件包，主要能輔助進行三方面的設計工作，即 IC 設計、電子電路設計和 PCB 設計。與 CAD 相比， CAE 除了有純粹的圖形繪制功能外，又增加了電路功能設計和結構設計，并且通過電氣連接網絡表將兩者結合在一起，實現了工程設計。為了與臺灣和美國的設計工程師形成更有力的競爭，中國的設計隊伍有必要購入一些最新的 EDA 技術。中國華大集成電路設計中心，也提供IC設計軟件， 但性能不是很強。 EDA 技術的應用廣泛，現在已涉及到各行各業。它是作為專用集成電路（ ASIC）領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。 （ 3） FPGA 內部有豐富的觸發器和 I／ O 引腳。 目前 FPGA 的品種很多，有 XILINX 的 XC系列、 TI公司的 TPC 系列、 ALTERA 公司的FIEX 系 列等。掉電后， FPGA 恢復成白片，內部邏輯關系消失，因此， FPGA 能夠反復使用。因此， FPGA 的使用非常靈活。自 IEEE 公布了 VHDL 的標準版本， IEEE1076（簡稱 87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設計環境，或宣布自己的設計工具可以和 VHDL 接口。有專家認為，在新的世紀中， VHDL 于 Verilog 語言將承擔起大部分的數字系統設計任務。在對一個設計實體定義了外部界面后，一旦其內部開發完成后，其他的設計就可以直接調用這個實體。 使用 New Project Wizard 新建一個工程的過程： （ 1） 制定工程的文件存放目錄、工程名以及最頂層的設計實體名，在默認情況下，工程名與最頂層的設計實體名是相同的。 （ 5） 最后一步系統將整體工程的各項參數和設置總結并顯示出來，這時即可完成工程的創建 [7]。 圖 傳統 LED顯示的計費器 傳統的出租車計費器由于發展使用了十幾年，在穩定性、成本、以及使用習慣上都具有一些優 勢，但是隨著出租車價格市場化，我國加入 WTO 以來主導出租車行業成本的許多因素主要包括油價的波動，都對傳統的出租車計費器提出了更高的要求。 （ 1）利用 FPGA 取代 MCU （ 2）利用 LCD 取代 LED （ 3）增加計價標準設定功能 長沙學院畢業設計 (論文 ) 7 設計原理 出租車計費方式 由于各地出租車計價情況的不同，本設計主要依據上海市出租車計價情況作為參考依據。自動計費模塊會按照不同的計費標準自動調節計費。 下面是基于 FPGA 的出租車計費器的系統設計框圖和系統模塊框圖： 長沙學院畢業設計 (論文 ) 8 圖 出租車計費系統設計框圖 電 動 機 控制 模 塊車 輪 大小 設 定模 塊車 速 比 較器 模 塊計 程計 時顯 示 輸出 模 塊計 時 計 程選 通 模 塊計 費 標 準設 定 模 塊計費總額統 計車 速計 程計 時顯 示顯 示 圖 出租車計費系統模塊框圖 各個模塊 設計 LCD 顯示設計 LCD 的模塊框圖如 下圖 所示。控制部分產生內部工作時鐘，控制著各個功能電路的工作，管理著字符發生器 CGRAM 和 CGROM，顯示存儲器 DDRAM。這 6條控制指令為： （ 1）功能設置 表 功能設置 功能：工作方式設置（初始化指令）。 其中： D 表示顯示開關： D=1 為開， D=0 為關； C 表示光標開關： C=1 為開， C=0 為關； B 表示閃爍開關： B=1 為開， B=0 為 關。 N=0，一行顯示 A6~A0=0~4FH。 圖 步進電 機驅動器和步進電機 驅動器型號為 BY2HB02M，驅動兩相步進電機，輸入端依次為 CP（信號脈沖）、 U/D（正反轉）、 DIV（每脈沖所轉角度調節，高電平為 9 度，低電平為 度）、 SGND（信號地）、 VH（電機驅動電源，現使用 +12V）、 GND（電機驅動電源地）。下面是 VHDL 編寫的模塊框圖，如圖 所示。 主要功能模塊設計 車速比較模塊 車速比較模塊如下圖所示。當速度低于 12km/h 時計時模塊啟動。輸入端 P 為車輪大小的設定值，根據車輪直徑的不 長沙學院畢業設計 (論文 ) 14 同，每轉一圈行進路程也不同，因此每公里計的 CLK 次數也會不同，車輪越大計的 CLK數越少。 圖 計程計時選通模塊 計程計時顯示輸出模塊 圖 計程計時顯示輸出模塊 圖 為計程計時顯示輸出模塊， LCD 顯示屏上會顯示 0到 999km 的路程和 0 到99min 的時間。 車輪大小設定模塊 長沙學院畢業設計 (論文 ) 15 圖 車輪大小設定模塊 圖 為車輪大小設定模塊，根據調查現在的車租車車輪大小主要有以下幾種規格： 表 車輪直徑規格與每 km 轉的圈數 對應表 車輪直徑 50cm 52cm 54cm 56cm 58cm 60cm 圈數 /km 當密碼正確后， pass 端為 1， setout 把設定的車輪大小數值送到計程模塊，計程模塊根據輪徑大小的不同，每 km 所轉圈數不同，自行調節計算。我設計的計費標準設定系統包括了：白天的起步費設定、每公里價格設定、超出 10 公里后的加收設定，以及深夜的對應與上面三項的加收設定、低速時的時間設定，車輪大小設定、密碼保護設定，總共 9 項參數可以設定，可以說相當全面和靈活。通過自動加速模塊可以讓加減一開始加的慢，過了 4 秒后自動變快，一方面使得快速調到某個數值，另一方面又可以精確定位到某個數值，比較人性化。 （ 4） SETMUX：設置按鍵選通模塊，為了減少出租車計費器上的按鍵，為它做了一個按鍵選通模塊。 clk 輸出自動變化的頻率給加減模塊，k 是累積端，累積 4 秒后不再發生變化，通過 XOR（異或）端，當加鍵或減鍵停止后則自動使 k 累積的值清零，這樣下次按下加鍵時就又從 1Hz 開始加了。 （ 7） SETMIN：計時時間設定模塊，根據標準當車速低于 12km/h 時，不計路程，計時間。 （ 8） DSAN：白天每公里費用設定模塊， up 和 down 為加減鍵， clk 為加減的快慢頻率， ds 為每公里價格輸出端給自動計 費模塊，它的初始值設為 元 /km，每次可以加減 元進行設定，最大值為 元 /km。 up和 down 為加減鍵， clk 為加減的快慢頻率， ds 為每公里價格輸出端給自動計費模塊，它的初始值設為 元 /km，每次可以加減 元進行設定，最大值為 元 /km。 up 和 down 為加減鍵， clk 為加減的快慢頻率， ds 為過 10 公里后加收 50%費用的每公里價格輸出端給自動計費模塊，它的初始值設為 元/km，每次可以加減 元進行設定，最大值為 元 /km。 jfout 把計算 值輸出給總額計算端。 SUM 為乘客數， ZE 為營運額總數。當 rs為高電平， e為下降沿時開始寫數據給 DDRAM。 長沙學院畢業設計 (論文 ) 21 圖 計費系統時序仿真圖 長沙學院畢業設計 (論文 ) 22 結 論 FPGA 器件的成本越來越低， Actel 公司發布第三代的基于 Flash 的可編程邏輯方案。未來基于 FPGA 平臺的出租車計費器會有更低的成本、更小的體積、更安全、更精確和多功能。通過驗證證明了預期方案的可行性。 ENTITY lcd IS PORT ( clk : IN STD_LOGIC。 f0,f1,f2,f3,f4,f5,f6,f7,f8,f9,fa,fb,fc,fd,fe,ff,fg,fh,fi,fj : IN STD_LOGIC_vector(7 downto 0) rs,rw,e