電子科技大學實驗報告格式-全文預覽

　　

【正文】 (2 downto 0)。t_00 : IN std_logic_vector(3 downto 0)。j_en : OUT std_logic。COMPONENT control PORT(clk : IN std_logic。COMPONENT keydb PORT(clk : IN std_logic。daout4 : OUT std_logic_vector(2 downto 0)。ou : OUT std_logic。END COMPONENT。Seg : out STD_LOGIC_VECTOR(6 downto 0))。entity top isPort(S_S : in STD_LOGIC。、有時候下載實現了所有的功能，但是仿真通不過，這可能是因為程序中有些部分并不完善導致。八、實驗結論：、本次實驗實現了秒表的計數，復位，暫停，鎖顯等功能，讓我充分了解和認識到ISE 和Modelsim軟件的強大功能和FPGA 技術的優越性。需要注意的是一些端口是固定的，不能胡亂的連接。六、仿真結果與分析：：由圖可得，10位計數器從0000計到1001 6位計數器的產生由圖可得，6位計數器從0000計到0101。為了實現從00’00”0059’59”99的計數，需要將4個模10計數模塊和2個模6計數模塊級聯，并且為了達到設計要求是這6個計數器工作在100Hz的時鐘信號下，可利用一個模10的計數模塊對1KHz進行分頻，輸出的信號頻率即為100Hz，該總計數模塊最終需輸出6組計數數據以及其最終的進位。譯碼模塊的功能是對之前計數模塊的計數值進行譯碼，使其可以在數碼管上顯示出來。、消抖電路消除按鍵輸入信號抖動的影響，輸出單脈沖。當清零控制鍵按下時，控制模塊控制技術模塊清零，故要兩個輸出使能端。、模10計數器為了實現在秒表計數是09的計數部分，故須設計一個模10計數器，輸入時鐘信號、使能和清零，遇上升沿則記一次數，當從0記到9時，進位端（用于與下一級計數器級聯）有效，且遇上升沿后從9變到0，并且輸出的還有每一時刻的計數值?？紤]到秒表的暫停和清零等功能，在設計計數器模塊時，必須有時鐘輸入端、使能以及清零端。由于FPGA開發板的晶振頻率為48MHz，故在設計分頻器模塊時，為了將頻率分頻成1KHz，即將輸入的信號源每48000個周期轉換成輸出的一個周期。在構建計數范圍從00’00”0059’59”99的秒表時，從數碼管顯示的角度可知，需要建立模六和模十兩種計數模塊進行組合形成。由開發板電路結構可以看出，其為共陽結構，故在其運行為低有效。 掃描顯示的控制電路：包括掃描計數器、數據選擇器和7段譯碼器，控制8個數碼管以掃描方式顯示計時結果。按照秒表的設計要求，整個電路需要下面這些組成部分： 分頻器：對晶體振蕩器產生的時鐘信號進行分頻，產生時間基準信號。3，再次按下該鍵，秒表繼續計時。硬件測試硬件測試的目的是為了在更真實的環境中檢驗 HDL設計的運行情況，特別是對于 HDL 程序設計上不是十分規范，語義上含有一定歧義的程序。后仿真利用在布局布線中獲得的精確參數，用仿真軟件驗證電路的時序。先將各個設計中的門根據網表的內容和器件的結構放在器件的特定部位。布局、布線將第 3 步生成的網表文件調入 PLD 廠家提供的軟件中進行布線，即把設計好的邏輯安放到 CPLD／FPGA 內。邏輯綜合將源文件調入邏輯綜合軟件進行綜合。因為這些芯片有比較差的可編輯能力，所以這些設計的開發是在普通的FPGA上完成的，然后將設計轉移到一個類似于ASIC的芯片上。一個出廠后的成品FPGA的邏輯塊和連接可以按照設計者而改變，所以FPGA可以完成所需要的邏輯功能。以硬件描述語言（Verilog或VHDL）所完成的電路設計，可以經過簡單的綜合與布局，快速的燒錄至 FPGA 上進行測試，是現代 IC設計驗證的技術主流。VHDL語言的特點: VHDL 語言能夠成為標準化的硬件描述語言并獲得廣泛應用，它自身必然具有很多其他硬件描述語言所不具備的優點。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。使用ModelSim仿真軟件對VHDL程序做了仿真，并完成了綜合布局布線，最終下載到芯片Spartan3A上取得良好測試效果。關鍵詞：FPGA，VHDL，ISE，ModelSim目錄緒論.........................................................4第一章實驗任務…………………………………..5第二章系統需求和解決方案計劃………..5第三章設計思路…………………………………..6第四章系統組成和解決方案………………..6第五章各分模塊原理……………………………8第六章仿真結果與分析………………………..11第七章分配引腳和下載實現…………………13第八章實驗結論…………………...………………14 緒論： 課程介紹：《現代電子技術綜合實驗》課程通過引入模擬電子技術和數字邏輯設計的綜合應用、基于MCU/FPGA/EDA技術的系統設計等綜合型設計型實驗，對學生進行電子系統綜合設計與實踐能力的訓練與培養。（填寫正確的題號）三、解答題：（1925題每題8分，26題10分）1（1）已知，求今年，蘇州市政府的一項實事工程就是由政府投人1 000萬元資金．對城區4萬戶家庭的老式水龍頭和13升抽水馬桶進行免費改造．某社區為配合政府完成該項工作，對社區內1200戶家庭中的120戶進行了隨機抽樣調查，并匯總成下表：改造情況 均不改造 改造水龍頭 改造馬桶1個 2個 3個 4個 1個 2個戶數 20 31 28 21 12 69 2(1)試估計該社區需要對水龍頭、馬桶進行改造的家庭共有＿＿戶；(2)改造后．一只水龍頭一年大約可節省5噸水，一只馬桶一年大約可節省15噸水．試估計該社區一年共可節約多少噸自來水?(3)在抽樣的120戶家庭中．既要改造水龍頭又要改造馬桶的家庭共有多少戶?2如圖,在□ABCD中,已知點E和點F分別在AD和BC上,且AE=CF,連結CE和AF,、如圖，在△ABO中，已知A（0，4），B（﹣2，0），D為線段AB的中點．（1）求點D的坐標；（2）求經過點D的反比例函數解析式．值（2）解分式方程：第四篇：現代電子實驗報告 電子科技大學基于FPGA的現代電子實驗設計報告——數字式秒表設計（VHDL）學院：物理電子學院專業：學號：學生姓名：指導教師：實驗地點：實驗時間：劉曦 科研樓303摘要：通過使用VHDL語言開發FPGA的一般流程，重點介紹了秒表的基本原理和相應的設計方案，最終采用了一種基于 FPGA 的數字頻率的實現方法。①②④C。8C。6B。①②B。1約分=第18題1如圖，正方形網格中，每個小正方形的邊長為1，則網格上的△ABC是______三角形．1已知菱形ABCD的周長為20cm，且相鄰兩內角之比是1∶2，則菱形的兩條對角線的長和面積分別是 ________．1一個三角形的三邊長分別為4，5，6，、如圖5，若點 在反比例函數 的圖象上，軸于點，的面積為3，則．1在矩形 中，平分，過 點作 于，延長、交于點，下列結論中：① ；② ；③；④，正確的。使用 ModelSim 仿真軟件對VHDL 程序做了仿真，并完成了綜合布局布線，最終下載到EECFPGA實驗板上取得良好測試效果。該數字頻率計采用測頻的方法，能準確的測量頻率在10Hz到100MHz之間的信號。VHDL主要用于描述數字系統的結構，行為，功能和接口。這種將設計實體分成內外部分的概念是VHDL系統設計的基本點。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。系統設計師可以根據需要通過可編輯的連接把FPGA內部的邏輯塊連接起來，就好像一個電路試驗板被放在了一個芯片里。廠商也可能會提供便宜的但是編輯能力差的FPGA。使用編譯工具編譯源文