基于vhdl的8位模型計算機的設計與實現學士學位論文-免費閱讀

　　

【正文】 regg_out =reg2_out。 sysbus:=mdr。 mdr := mem(TO_INTEGER(mar))。 ELSIF data_r(8)=39。 THEN load_MAR=39。 IF acc=zero THEN z_flag =39。 IF data_r(21)=39。139。 END IF。 THEN ALU_ACC=39。139。 END IF。139。139。 sysbus :=00amp。 IR IF data_r(14)=39。 count = UNSIGNED(mdr(word_wop_w1 DOWNTO 0))。139。 END IF。 add_r := UNSIGNED(temp)。039。)。 acc := (OTHERS =39。039。 VARIABLE microcode : microcode_array。 CONSTANT zero : UNSIGNED(word_w1 DOWNTO 0):=(OTHERS =39。 SIGNAL mar_out : UNSIGNED(word_wop_w3 DOWNTO 0)。 10, 5=op2slv(jmp1)STD_LOGIC_VECTOR(TO_UNSIGNED(6,word_wop_w2))amp。 001amp。 op_out : OUT STD_LOGIC_VECTOR(op_w1 DOWNTO 0)。ENTITY CPU ISPORT( clock : IN STD_LOGIC。 end if。 FUNCTION op2slv(op:in opcode) RETURN STD_LOGIC_VECTOR。USE 。由于EDA=1，數據寄存器DR的輸出呈高阻態，于是將其與內部數據總線切斷。 （10）在T3=1節拍期間，IMAR=0，在CLK上升沿到來時，MAR將PC的011存入，存儲器的地址線為011。在第6個CLK下降沿到達時，T5節拍結束，開始T6節拍。當IPC=1時，且在第3個CLK上升沿到來時，PC執行PC+1操作，=0，第3個CLK的上升沿到來時，內部數據總線上的操作碼存入指令寄存器IR，并進行譯碼，譯碼輸出為LD=1；表明下一步應取操作數。END A。 DATA_OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 數據寄存器DR 說明：用來暫時存放由主存儲器讀出的一條指令或數據 數據寄存器DR程序流程圖 說明：當IDR=1且時鐘信號CLK上升沿到來時，將被選中的存儲單元中的數據存入DR。BEGIN PROCESS(CS,WR) VARIABLE MEM:MEMORY。USE 。 END IF。當IMAR=0且時鐘信號CLK上升沿到來時，將地址存入，并直接輸出到存儲器的地址線上. LIBRARY IEEE。 END IF。USE 。 END PROCESS。END ENTITY。如果IR中儲存的是操作碼LD00111110，ADD11100110，HALT01110110，譯碼器就將操作碼譯成相應的操作指令LD,ADD,HALT。ADD=’0’。 END PROCESS。 IIR:IN STD_LOGIC。END A。 TEMP(2)=TEMP(1)。 TEMP(2)=’0’。 T2=TEMP(2)。USE 。 ISUM=not (t5 and add)。 END IF。 IIR=not t2。 CLK: IN STD_LOGIC。 ACC功能仿真 波形分析：CLK周期為10ns，當時鐘發生且為上升沿的時候，輸入控功能制信號IA=0時，實現輸入，把輸入數據設置成從00000000到11111111依次遞增1，當IA=0輸入數據，輸出=輸入，當IA=1數據沒有被輸入，出輸出仍為上次輸入，所以輸出為00000000，00000010，00000100......由仿真波形可知，ACC模塊設計功能成功實現。 END PROCESS。 DATA_OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 累加器模塊 說明：實現8位模型機的累加器 累加器ACC程序流程圖 說明：設置一個中間信號REGQ，輸入信號是DATA_IN，輸出信號時DATA_OUT，兩個控制信號分別是IA輸入控制信號和EA輸出控制信號。 )。 LIBRARY IEEE。 模型機的總體設計要求 要設計一個模型計算機，它由十個功能部件組成，具體是存儲器，時鐘信號源，節拍發生器，操作控制器，程序計數器，地址寄存器，累加器，算術邏輯單元，指令寄存器和指令譯碼器。單擊“Processing”菜單下的“Generate Functional Netlist”命令后會自動創建功能仿真網絡表。左鍵雙擊“Name”下方空白處，彈出“Insert Node or Bus”對話框。 設計仿真的目的就是在軟件環境下，驗證電路的行為和思想是否一致。在“Device Design Files”頁面下雙擊“VHDL File”選項（或選中該項后單擊“OK”按鈕）后建立新文件。軟件加強了網絡功能，它具有最新的Internet技術，設計人員可以直接通過Internet獲得Altera的技術支持。 有關Quartus II 的介紹Quartus II是Altera公司在21世紀初推出的CPLD/FPGA集成開發環境，它是該公司前一代CPLD/FPGA集成開發環境MAX+PUS II的更新換代產品。配置用于從庫中選取所需元件安裝到設計單元的實體中。每個模塊完成一定的邏輯功能。 可以延長設計的生命周期。因此，VHDL設計的生命周期與其他設計方法相比是最長的。目前常用的硬件描述語言有AHDL、ABEL、VHDL、Verilog HDL等等。目前，計算機技術正朝著微型化、巨型化、網絡化、智能化、多媒體化等方向發展。主要電子器件相繼使用了真空電子管，晶體管，中、小規模集成電路和大規模、超大規模集成電路，引起計算機的幾次更新換代。第五階段（1992年至今） 1993年，中國第一臺10億次巨型銀河計算機II型通過鑒定。《信息交換用漢字編碼字符集基本集》GB 2312—1980國家標準正式發布實施。1972年，每秒運算11萬次的大型集成電路通用數字電子計算機研制成功。1960年，中國第一臺大型通用電子計算機——107型通用電子計算機研制成功，其字長32位，內存容量為1024B，有加減乘除等16條指令，主要用于彈道計算。 Quartus II II目 錄1 緒論 1 本課題研究的目的 1 本課題研究的背景及意義 12 基于VHDL編程的基礎知識 4 VHDL語言概述 4 VHDL的設計流程 5 有關Quartus II 的介紹 6 本課題基于Quartus II的設計流程 83 基于VHDL8位模型機的原理與設計 9 模型計算機的原理 9 模型機的總體設計要求 9 模型機邏輯框圖的設計 10 模型機的指令系統設計 10 模型機的指令執行流程設計 11 基于VHDL8位模型機各模塊的設計與實現 12 算術邏輯單元ALU模塊 12 累加器模塊 14 控制器模塊 18 節拍發生器 21 指令寄存器模塊IR和指令譯碼器 24 時鐘產生器 28 程序計數器模塊 30 地址寄存器MAR 33 存儲器RAM 36 數據寄存器DR 384 基于VHDL的8位模型計算機的實現 42 基于VHDL的微程序執行流程圖 42 8位模型機的頂層原理圖設計 43 基于VHDL的8位模型機工作流程 44 頂層VHDL源程序設計 45 頭文件cpu_defs的VHDL設計 45 CPU的VHDL源程序設計 46 8位模型機的整體實現 54結 論 57致 謝 58參考文獻 59附錄A 英文原文 60附錄B 漢語翻譯 70IV1 緒論 本課題研究的目的 本課題的主要任務是通過動腦和動手解決計算機設計中的實際問題。本文完成了基于VHDL的8位模型計算機的設計與實現。關鍵詞：8位模型機 ； Quartus II ；VHDL語言 IAbstract With the improvement of importance and indispensability in puter in people39。第一階段（1957—1962年） 1957年，哈爾濱工業大學研制成功了中國第一臺模擬式電子計算機。1967年，新型晶體管大型通用數字計算機誕生。1977年，中國第一臺微型計算機DJS050機研制成功。1988年，第一臺國產386微機——長城386推出，中國發現首例計算機病毒。世界上第一臺電子數字式計算機于1946年2月15日在美國賓夕法尼亞大學研制成功，它的名稱叫ENIAC，是電子數值積分式計算機(The Electronic Numberical Intergrator and Computer)的縮寫。 四代機出現以后，日、美、歐等從20世紀80年代開始，積極開展新一代計算機的研究，但由于對新一代計算機的過高期望，使得至今仍未有突破性進展，還沒有哪一種計算機被人們公認為新一代計算機的典型代表。美國國防部在20世紀80年代初為其超高速集成電路VHSIC計劃提出的硬件描述語言，它是硬件設計者和EDA工具之間的界面。運用VHDL語言設計系統一般采用自頂向下分層設計的方法，首先從系統級功能設計開始，對系統高層模塊進行行為描述和功能仿真。 通常情況下，開發前期先設計總體方案，但總體放啊相對比較抽象，使用VHDL的設計人員必須分析電路所要實現的具體功能。通過功能仿真，在設計前期糾正缺陷和錯誤，可以節省后期的時間，縮短整體開發周期。 －－程序包 ENTITY 實體名 IS －－實體 PORT(……)。Quartus II具備仿真功能，同時也支持第三方的仿真工具，如ModelSim。Quartus II包含有MAX+PLUS II的GUI，且易于MAX+PLUS II的工程平穩地過渡到Quartus II開發環境。 （4）編譯工程。 1）建立矢量波形文件。接下來我們一起來進行設計的功能仿真。在本課題中把模型機劃分了十個模塊分別是存儲器，時鐘信號源，節拍發生器，操作控制器，程序計數器，地址寄存器，累加器，算術邏輯單元，指令寄存器和指令譯碼器。 T0：(PC)→MAR→ABUS,IMAR=0 T1：DBUS→DR,IDR=1 T2：(PC)+1→PC,IPC=1 (DR)→IR,IIR=0，LD=1 T3：(PC)→MAR→ABUS,IMAR=0 T4：DBUS→DR,IDR=1 T5：(PC)+1→PC,IPC=1 T6：dbus→A,IA=0 T7：空 2）第二條指令ADD A，0 ；把A中6與立即數0相加，結果6送入累加器A。 ISUM:IN STD_LOGIC。 END A。 IA:IN STD_LOGIC。) THEN REGQ=DATA_IN。ZZZZZZZZ39。USE 。ARCHITECTURE A OF CTRL ISBEGIN PROCESS(LD,ADD,HALT) BEGIN IF (HALT=’1’) THEN IPC=’0’。 ESUM=not(t6 and add)。 IA=not((t6 and ld)or(t6 and add ))。 節拍發生器 說明：用于產生T0T7的8個節拍脈沖信號，是模型機按此節拍有序的工作 節拍發生器程序流程圖 說明：輸入信號位CLR和CLK，當CLR=0時賦初值，否則當CLK上升沿到來時進行環形移位，以實現節拍發生器功能。ARCHITECTURE A OF COUNTER ISSIGNAL TEMP:STD_LOGIC_VECTOR(7 DOWNTO 0)。 T7=TEMP(7)。 TEMP(7)=’0’。 TEMP(7)=TEMP(6)。 LIBRARY IEEE。BEGIN PROCESS(CLK,IIR) BEGINIF(CLK’EVENT AND CLK=’1’)THEN IF(IIR=’0’)THEN REGQ=DATA_IN。ADD=’1’。END A。USE 。 CLK_TEMP=NOT CLK_TEMP。由于模型計算機只有5個字節的機器碼，所以程序計數器PC的輸出只使用3位，當IPC=0時，計數器保持原狀態；IPC=1時，計數器處于計數狀態，當時鐘