基于vhdl的8位模型計算機的設計與實現學士學位論文-wenkub

　

【正文】 功能模塊。Quartus II提供了完整的多平臺設計環境，能滿足各種特定設計的需要。 END 實體名。庫用于存放已編譯的實體、結構體、包集合和配置。2. VHDL的程序結構 實體和結構體是VHDL設計文件的兩個基本組成部分。（3）功能仿真。（2）設計輸入。 具有向ASIC移植的能力。 研制周期短，成本低。 功能強大，描述力強。系統的功能驗證完成后，將抽象的高層設計自頂向下逐級細化，直到與所用可編程邏輯器件相對應的邏輯描述。VHDL語言覆蓋面廣，描述能力強，能支持硬件的設計、驗證、綜合和測試，是一種多層次的硬件描述語言。設計者使用HDL來描述自己的設計，并把這個描述告訴EDA工具，最后在EDA工具的幫助下進行詳細地設計及驗證。模型計算機的研究仍在發展當中，國內外還沒有太多的資料結果顯示，本課題就是模型計算機的具體內部構造，實現各部分部件功能，了解其工作原理。當前，人們在改進計算機芯片制造工藝的同時，大力研究新型計算機元件。特別是體積小、價格低、功能強的微型計算機的出現，使得計算機迅速普及，進入了辦公室和家庭，在辦公室自動化和多媒體應用方面發揮了很大的作用。它使用了17468個真空電子管，耗電174千瓦，占地170平方米，重達30噸，每秒鐘可進行5000次加法運算。1997年，銀河Ⅲ并行巨型計算機研制成功。1990年，中國首臺高智能計算機——EST/IS 4260智能工作站誕生，長城486計算機問世。1985年，華光I型漢字激光照排系統投入生產。1979年，中國研制成功每秒運算500萬次的集成電路計算機——HDS9。1974年，DJS130，131，132，135，140，152，153等13個機型先后研制成功。1968年，北京大學承接研制百萬次集成電路數字電子計算機——150機。這標志著中國電子計算機進入了第二代。1958年，中國第一臺計算機——103型通用數字電子計算機由中國科學院計算所與北京有線電廠共同研制成功，運行速度每秒1500次，字長31位，內存容量1024B。融會貫通計算機組成原理課程的內容，通過知識的綜合運用，加深對計算機系統各個模塊的工作原理及相互聯系的認識。s life,in order to use more conveniently for public ,puter performance is being a hot in the IT industry the internal structure of the puter is very plicate,Computer model simplifies the difficulty of the research. This article pleted the design and implementation of eight model puter based on ,this article expounds the principle of eight model puter,then divides it into 10 modules(arithmetic logic unit, accumulator, controllers, address register, the program counter and data registers, memory, beat generator, a clock signal, instruction register and instruction decoder)and analyse and design each of under the environment of the Quartus II simulation, pleted overall implementation of the 8 model puter. The analysis and design of the eight model puter integrated the knowledge of puter constitute principle and Digital logic and system design. The design of the eight model puter can be more convenient to understand internal structure and working whole system development manifests the practicability of designing the numerical control system on the Quartus II software platform with VHDL. Key words: eight model puter 。最后在Quartus II ，完成了8位模型計算機的整體實現。理工大學學士學位論文摘 要 隨著計算機在人們生活中重要性和不可或缺性的提高，為了更方便的為大眾使用，發展計算機性能成為IT行業的熱點，但計算機的內部結構極其復雜，為了便于研究便產生了模型計算機。本文綜合了計算機組成原理和數字邏輯與系統設計的知識，設計的8位模型計算機能更方便的了解計算機內部構造和工作原理。 VHDL language。 本課題研究的背景及意義 計算機日新月異的發展已經成為人們生活中不可或缺的工具，在我國電子計算機雖然起步較晚，但是發展較快。1959年，中國研制成功104型電子計算機，內存容量為2048B，字長39位，運算速度為每秒10000次，為我國尖端武器的發展做出了重要貢獻。1964年，441B全晶體管計算機研制成功，字長40位。1970年，中國第一臺具有多道程序分時操作系統和標準匯編語言的計算機——411BⅡ型全晶體管計算機研制成功。1976年，DJS183，184，185，186，1804機研制成功。1981年，中國研制成功的260機平均運算速度達到每秒1000萬次。1986年，中華學習機投入生產。1992年，中 國最大的漢字字符集——6萬計算機漢字字庫正式建立。1999年，銀河Ⅳ巨型機研制成功。ENIAC誕生后短短的幾十年間，計算機的發展突飛猛進。目前，計算機的應用已擴展到社會的各個領域。光子元件、超導元件、生物電子元件、神經網絡系統等研究已見端倪，新一代計算機的曙光已經出現。模型計算機有著重要的發展地位，在今后幾年會成為研究的重點，同樣是發展計算機性能的重要途徑。硬件描述語言發展至今已有幾十年的歷史，并已成功地應用到系統的仿真、驗證和設計、綜合等方面。其設計描述可以是描述電路具體組成的結構描述，也可以是描述電路功能的行為描述。VHDL語言還可以描述與工藝有關的信息，工藝參數可以通過設計文件語言參數來調整，不會因工藝變化與發展而使VHDL設計過時。 VHDL的設計流程1. 本課題采用的設計流程采用VHDL設計硬件電路系統的設計流程一般可以分為以下幾個步驟。利用自頂向下的方法，將設計劃分為不同的功能模塊。在功能仿真階段主要對所設計的電路進行功能驗證，通過功能仿真，發現設計存在的缺陷。實體描述設計系統的外部接口信號；結構體用于描述系統的行為、系統數據的流程或者系統組織結構形式（即系統的內部電路）。3. VHDL源文件基本格式 LIBRARY 庫名。 ARCHITECTURE 結構體名 OF 實體名－－結構體 （………） END 結構體名。Quartus II是單片可編程系統(SOPC)設計的綜合性環境和SOPC開發的基本設計工具；Quartus II與Matlab和DSP Builder結合，可以進行基于FPGA的DSP系統開發，是DSP硬件系統實現的關鍵EDA工具。Quartus II還包含許多十分有用的LPM模塊，它們是復雜或高級系統構建的重要組成部分。Altera的新一代開發軟件Quartus II支持器件種類眾多，如APEX20K，Cyclone，APEX II，Excalibur，Mercury以及Stratix等新器件系列。單擊“File”菜單下的“New”命令或者使用快捷鍵Ctrl+N，彈出“New”對話框。 （3）保存文件。如果編譯過程出現錯誤，要將錯誤改正，保存后再次編譯，直到編譯無錯誤為止。時序仿真是在綜合、布局布線后，也即電路已經映射到特定的工藝環境后，考慮器件延時的情況下對布局布線的網絡表文件進行的一種仿真，其中器件延時信息通過反向標注時序延時信息實現的。 2）添加引腳或節點。 （2）功能仿真。后需要生成功能仿真網絡表。計算機能完成用戶要求是按照提前設計好的指令進行的，指令是計算機執行具體操作的命令。計算機執行一條指令分為三步進行：第1步是取指令，將要執行的指令從內存取到控制器中；第2步是分析指令，對所取的指令通過譯碼器進行分析判斷，判斷該指令要完成的操作；第3步是執行指令，根據分析結果向各部件發出操作信息，執行該指令相應的操作功能。一條指令從主存中取出到執行完，需要若干個機器周期，任何指令的第一個機器周期都是“取指令周期”，一條指令一共需要幾個機器周期，取決于指令在機內實現的復雜程度。 T0：(PC)→MAR→ABUS,IMAR=0 T1：DBUS→DR,IDR=1 T2：(PC)+1→PC,IPC=1 (DR)→IR,IIR=0，HALT=1 基于VHDL8位模型機各模塊的設計與實現 算術邏輯單元ALU模塊 說明：此模塊用于實現加法運算 算術邏輯運算單元程序流程圖 說明：ALU功能部件，有兩個控制信號，分別是加法運算控制信號ISUM和輸出控制信號ESUM，當ISUM=0時，在CLK作用下將兩數相加，當輸出控制命令ESUM=0時，將相加結果讀入到內部數據總線上。USE 。 ALU_OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN ALU_TEMP=AC+DR WHEN ISUM =’0’。在仿真設置中將AC值設為從00000000逐一遞增到11111111，而DR值為了方便觀察設為00000000，兩個控制命令信號全部設為0即即時相加即時輸出，運行后如圖所示，輸出結果也是從00000000到11111111由于截圖大小有限只截到00001000，功能仿真成功。USE 。 CLK:IN STD_LOGIC。BEGIN PROCESS(IA,EA,CLK) BEGIN IF(CLK’EVENT AND CLK=’1’) THEN IF(IA=39。 END IF。 ELSE 39。 END A。 LIBRARY IEEE。ENTITY CTRL IS POTR(LD,ADD,HALT: IN STD_LOGIC。)。 ELSE IMAR=not(t0 or (t3 and ld)or (t3 and add))。 IPC=t2 or (t5 and ld) or (t5 and add)。 EDR=(t6 an add) or (t7 and add)。 控制器CTRL功能仿真 波形分析：ADD,LD,T0T7波形設置為0,1交替，HALT先為10ns的高電平之后皆為低電平，根據公式 IMAR=not(t0 or (t3 and ld)or (t3 and add))。 IPC=t2 or (t5 and ld) or (t5 and add)。 EDR=(t6 and add) or (t7 and add)。USE 。 T0,T1,T2,T3,T4,T5,T6,T7:OUT_LOGIC)。 T1=TEMP(1)。 T5=TEMP(5)。 TEMP(1)=’0’。 TEMP(5)=’0’。 TEMP(1)=TEMP(0)。 TEMP(5)=TEMP(4)。 END PROCESS。 指令寄存器模塊程序流程圖 說明：當執行一條指令時，先把它從主存儲器中取到數據寄存器中，然后在傳送到指令寄存器。ENTITY IR ISPORT(DATA_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。END IR。END IF。HALT=’0’。 WHEN”01110110”=LD=’0’。 END CASE。當執行一條指令時，先把它從主存儲器中取到數據寄存器中，然后在傳送到指令寄存器。 時鐘產生器模塊程序流程圖 說明：用于產生固定頻率的方波，設置counter值從0到25000000依次按clk周期順次加一得以實現，如此循環。 CLK:OUT STD_LOGIC)。 PROCESS(CLK_50M,CLK_TEMP) VARIABLE COUNTER:INTEGER RANGE 0 TO 25000000。 END IF。 程序計數器模塊 說明：用于確定下一條指令的地址。USE 。 PCOUT:OUT STD_LOGIC_VECTOR(2 DOWNTO 0))。 ELSIF(CLK’EVENT AND CLK=’1’) THEN IF(IPC=’1’) THEN QOUT=QOUT+1。 PCOUT=QOUT。 地址寄存器模塊程序流程圖 說明：用來保存當前CPU所訪問的主存儲