基于vhdl的8位模型計算機的設計與實現學士學位論文-文庫吧

【正文】 發周期。2. VHDL的程序結構 實體和結構體是VHDL設計文件的兩個基本組成部分。實體描述設計系統的外部接口信號；結構體用于描述系統的行為、系統數據的流程或者系統組織結構形式（即系統的內部電路）。配置用于從庫中選取所需元件安裝到設計單元的實體中。包集合存放各設計模塊能共享的數據類型、常數、子程序等。庫用于存放已編譯的實體、結構體、包集合和配置。3. VHDL源文件基本格式 LIBRARY 庫名。 －－庫 USE .。 －－程序包 ENTITY 實體名 IS －－實體 PORT(……)。 END 實體名。 ARCHITECTURE 結構體名 OF 實體名－－結構體 （………） END 結構體名。 有關Quartus II 的介紹Quartus II是Altera公司在21世紀初推出的CPLD/FPGA集成開發環境，它是該公司前一代CPLD/FPGA集成開發環境MAX+PUS II的更新換代產品。Quartus II提供了一種與結構無關的設計環境，其界面友好，使設計者能方便地進行設計輸入、快速處理和器件編程。Quartus II提供了完整的多平臺設計環境，能滿足各種特定設計的需要。Quartus II是單片可編程系統(SOPC)設計的綜合性環境和SOPC開發的基本設計工具；Quartus II與Matlab和DSP Builder結合，可以進行基于FPGA的DSP系統開發，是DSP硬件系統實現的關鍵EDA工具。Quartus II可以直接利用第三方的綜合工具，如Leonardo Spectrum，并能直接調用這些工具。Quartus II具備仿真功能，同時也支持第三方的仿真工具，如ModelSim。 Quartus II包括模塊化的編譯器，在對設計進行處理時可以進行全編譯，也可以單獨運行其中的某個功能模塊。Quartus II還包含許多十分有用的LPM模塊，它們是復雜或高級系統構建的重要組成部分。軟件加強了網絡功能，它具有最新的Internet技術，設計人員可以直接通過Internet獲得Altera的技術支持。Altera與業界處于領先地位的EDA工具廠商組成ACCESS聯盟，確保了Altera EDA工具與這些支持Altera器件的EDA工具之間順暢接口。Altera致力于提供電路設計人員都非常熟悉的邏輯開發環境。Altera的新一代開發軟件Quartus II支持器件種類眾多，如APEX20K，Cyclone，APEX II，Excalibur，Mercury以及Stratix等新器件系列。Quartus II支持多時鐘定時分析、LogicLock基于塊的設計、SOPC、內嵌SignalTap II邏輯分析儀、功率估計器等高級工具。Quartus II包含有MAX+PLUS II的GUI，且易于MAX+PLUS II的工程平穩地過渡到Quartus II開發環境。本課題采用文本方式輸入實現:（1） 建立文件。單擊“File”菜單下的“New”命令或者使用快捷鍵Ctrl+N，彈出“New”對話框。在“Device Design Files”頁面下雙擊“VHDL File”選項（或選中該項后單擊“OK”按鈕）后建立新文件。 （2）輸入程序。在程序編輯區內編寫程序。 （3）保存文件。單擊保存文件按鈕，彈出對話框將輸入的VHDL語言程序保存為vhd文件，名字與實體名相同，單擊“保存”按鈕即可保存文件。 （4）編譯工程。單擊水平工具條上的編譯按鈕或選擇菜單Processing下的Start Complilation，開始編譯，并伴隨著進度不斷地變化，編譯完成后出現信息窗口。如果編譯過程出現錯誤，要將錯誤改正，保存后再次編譯，直到編譯無錯誤為止。 設計仿真的目的就是在軟件環境下，驗證電路的行為和思想是否一致。仿真分為功能仿真和時序仿真。功能仿真是在設計輸入之后，綜合和布局布線之前的仿真，不考慮電路的邏輯和門電路的時間延時，著重考慮電路在理想環境下的行為和預期設計效果的一致性。時序仿真是在綜合、布局布線后，也即電路已經映射到特定的工藝環境后，考慮器件延時的情況下對布局布線的網絡表文件進行的一種仿真，其中器件延時信息通過反向標注時序延時信息實現的。 （1）仿真文件的生成。 1）建立矢量波形文件。單擊“File”菜單下的“New”命令，在彈出的“New”對話框中選擇“Other Files”頁面，選擇“Vector Waveform File”后單擊“OK”按鈕，彈出矢量波形編輯窗口。 2）添加引腳或節點。左鍵雙擊“Name”下方空白處，彈出“Insert Node or Bus”對話框。單擊對話框“Node Finder”按鈕后，彈出“Node Finder”對話框，在“Filter”后面的方框里選擇“Pin：all”，然后單擊“List”按鈕，在“Node Found”欄中列出了設計中的所有的輸入/輸出引腳號，選擇需要的引腳。3） 編輯輸入信號并保存文件。 （2）功能仿真。功能仿真是忽略延時的仿真，是理想的仿真。接下來我們一起來進行設計的功能仿真。首先單擊“Assignments”菜單下的“Settings”命令，單擊左側標題欄中的“Simulator”選項后，在右側的“Simulation mode”的下拉菜單中選擇“Functional”選項即可（軟件默認的是“Timing”選項），單擊“OK”按鈕后完成設置。后需要生成功能仿真網絡表。單擊“Processing”菜單下的“Generate Functional Netlist”命令后會自動創建功能仿真網絡表。 本課題基于Quartus II的設計流程 8位模型計算機的設計流程3 基于VHDL8位模型機的原理與設計 模型計算機的原理所謂模型計算機就是一計算機實際結構為基礎，將其簡化，能對輸入的信息進行處理運算，更便于分析設計。隨著微電子技術的進步，現代計算機主要由運算器，控制器，存儲器，輸入設備，輸出設備五大部分組成。計算機能完成用戶要求是按照提前設計好的指令進行的，指令是計算機執行具體操作的命令。一條指令就是機器語言的一個語句，用它來說明機器硬件應完成什么樣的基本操作。在本課題中把模型機劃分了十個模塊分別是存儲器，時鐘信號源，節拍發生器，操作控制器，程序計數器，地址寄存器，累加器，算術邏輯單元，指令寄存器和指令譯碼器。讓預設指令在這些部件中按順序執行達到預期目的。計算機執行一條指令分為三步進行：第1步是取指令，將要執行的指令從內存取到控制器中；第2步是分析指令，對所取的指令通過譯碼器進行分析判斷，判斷該指令要完成的操作；第3步是執行指令，根據分析結果向各部件發出操作信息，執行該指令相應的操作功能。 模型機的總體設計要求 要設計一個模型計算機，它由十個功能部件組成，具體是存儲器，時鐘信號源，節拍發生器，操作控制器，程序計數器，地址寄存器，累加器，算術邏輯單元，指令寄存器和指令譯碼器。設計要求為： 1）總線結構：單總線，數據總線位數8位，地址總線3位 2）存儲器：存儲容量5*8位 3）操作控制器：實現指令操作碼所需的操作控制信號 4）運算器：一個累加器，實現加法操作 5）指令系統規模：3指令 模型機邏輯框圖的設計 8位模型機邏輯框圖 模型機的指令系統設計 模型計算機可完成兩個立即數相加，并將相加結果送入累加器。指令系統規模為3條指令，為了方便描述以“6+0”為例，設計3條指令，具體如下： 1）LD A ，6 ；A←6，把6送入累加器A，操作碼是00111110； 2）ADD A，0 ；A←A+0，把A中6與0相加，結果送入累加器A，操作碼是11000110； 3）HALT ；運算完畢，停機，操作碼是01110110； 模型機的指令執行流程設計 根據模型機的結構框圖，可設計指令系統中每條指令的執行流程。一條指令從主存中取出到執行完，需要若干個機器周期，任何指令的第一個機器周期都是“取指令周期”，一條指令一共需要幾個機器周期，取決于指令在機內實現的復雜程度。本模型機的指令流程如下： 1）第一條指令LD A ，6 ；將立即數6送入A。 T0：(PC)→MAR→ABUS,IMAR=0 T1：DBUS→DR,IDR=1 T2：(PC)+1→PC,IPC=1 (DR)→IR,IIR=0，LD=1 T3：(PC)→MAR→ABUS,IMAR=0 T4：DBUS→DR,IDR=1 T5：(PC)+1→PC,IPC=1 T6：dbus→A,IA=0 T7：空 2）第二條指令ADD A，0 ；把A中6與立即數0相加，結果6送入累加器A。 T0：(PC)→MAR→ABUS,IMAR=0 T1：DBUS→DR,IDR=1 T2：(PC)+1→PC,IPC=1 (DR)→IR,IIR=0，ADD=1 T3：(PC)→MAR→ABUS,IMAR=0 T4：DBUS→DR,IDR=1 T5：(PC)+1→PC,IPC=1 A+0→SR,ISUM=0 T6：SR→dbus，ESUM=0 dbus→A,IA=0,EDR=1 T7：空 3）第三條指令HALT ；運算完畢，停機。 T0：(PC)→MAR→ABUS,IMAR=0 T1：DBUS→DR,IDR=1 T2：(PC)+1→PC,IPC=1 (DR)→IR,IIR=0，HALT=1 基于VHDL8位模型機各模塊的設計與實現 算術邏輯單元ALU模塊 說明：此模塊用于實現加法運算 算術邏輯運算單元程序流程圖 說明：ALU功能部件，有兩個控制信號，分別是加法運算控制信號ISUM和輸出控制信號ESUM，當ISUM=0時，在CLK作用下將兩數相加，當輸出控制命令ESUM=0時，將相加結果讀入到內部數據總線上。 LIBRARY IEEE。USE 。USE 。USE 。ENTITY ALU IS PORT(AC,DR:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 ISUM:IN STD_LOGIC。 ESUM:IN STD_LOGIC。 ALU_OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 )。 END ALU。 ARCHITECTURE A OF ALU IS SIGNAL:ALU_TEMP:STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN ALU_TEMP=AC+DR WHEN ISUM =’0’。 ALU_OUT=ALU_TEMP。 END A。 ALU功能仿真 波形分析：兩個輸入信號AC，DR，一個輸出信號ALU_OUT和兩個控制命令信號ISUM,ESUM 。在仿真設置中將AC值設為從00000000逐一遞增到11111111，而DR值為了方便觀察設為00000000，兩個控制命令信號全部設為0即即時相加即時輸出，運行后如圖所示，輸出結果也是從00000000到11111111由于截圖大小有限只截到00001000，功能仿真成功。 累加器模塊 說明：實現8位模型機的累加器 累加器ACC程序流程圖 說明：設置一個中間信號REGQ，輸入信號是DATA_IN，輸出信號時DATA_OUT，兩個控制信號分別是IA輸入控制信號和EA輸出控制信號。當輸入控制信號IA=0時，將輸入數據DATA_IN存入到REGQ中，當輸出控制信號EA=0是將以存到REGQ中的輸入數據賦與輸出數據DATA_OUT輸出。 LIBRARY IEEE。USE 。ENTITY ACC IS PORT(DATA_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 IA:IN STD_LOGIC。 EA:IN STD_LOGIC。 CLK:IN STD_LOGIC。 DATA_OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。END ACC。ARCHITECTURE A OF ACC ISSIGNAL REGQ:STD_LOGIC_VECTOR(7 DOWNTO 0)。BEGIN PROCESS(IA,EA,CLK) BEGIN IF(CLK’EVENT AND CLK=’1’) THEN IF(IA=39。039。) THEN REGQ=DATA_IN。 END IF。 END IF。 END PROCESS。 DATA_OUT= REGQ WHEN EA=39。039。 ELSE 39。39。ZZZZZZZZ39。39。 END A。 ACC功能仿真 波形分析：CLK周期為10ns，當時鐘發生且為上升沿的時候，輸入控功能制信號IA=0時，實現輸入，把輸入數據設置成從00000000