電子科技大學實驗報告格式-免費閱讀

　　

【正文】 signal t : STD_LOGIC_VECTOR(1 DOWNTO 0)。end latch。t_22 : in STD_LOGIC_VECTOR(2 downto 0)。begin process(clk_1k)begin if clk_1k39。t2 : in STD_LOGIC_VECTOR(3 downto 0)。begin process(clk)begin if(clk=39。event)then if counter=47999 then counter39。signal key:std_logic_vector(1 downto 0)。q : in STD_LOGIC。Inst_counter10_1: counter10 PORT MAP（clr = clear，clk =clk_100 ，en =eng，co = co_out1，daout = daout1)。en : IN std_logic。COMPONENT counter10 PORT（clr : IN std_logic。daout3 : out STD_LOGIC_VECTOR(3 downto 0)。begin process(clk,clr,count)begin if clr=39。 then countend Behavioral。clk : in STD_LOGIC。Inst_counter: counter PORT MAP（clk =clk_1k ，eng =ena_A ，clear =clr_A ，daout1 =dao1 ，daout2 = dao2，daout3 = dao3，daout4 = dao4，daout5 = dao5，daout6 = dao6)。signal clk_1k,clk_100:std_logic。t00 : IN std_logic_vector(3 downto 0)。t00 : OUT std_logic_vector(3 downto 0)。COMPONENT latch PORT(t_0 : IN std_logic_vector(3 downto 0)。END COMPONENT。daout3 : OUT std_logic_vector(3 downto 0)。q : OUT std_logic)。use 。一切都準備就緒后就可以運行Configure Device，選擇要下載的位文件（.bit）便可開始。最后對總文件的輸出進行管腳分配，并下載到FPGA開發板上驗證設計。、譯碼器包括掃描計數器、38譯碼器、數據選擇器以及7段譯碼器；控制8個數碼管一掃描方式顯示計時結果。在時鐘信號輸入情況下，由狀態圖顯示，在輸入不同的控制信號是，控制模塊需輸出信號控制計數器及其他各模塊的清零和使能端，即當外部控制運行/暫停鍵首次按下時，控制模塊輸出控制技術模塊最開始的計數器模塊使能有效，各模塊清零無效；當第二次按下時為暫停信號，控制模塊控制鎖存器鎖存并控制顯示。實現數字秒表的設計需要模6和模10計數器進行組合。FPGA開發板的晶振頻率為48MHz，而實際電路需要的頻率為1KHz，故須建立分頻模塊，將48MHz的晶振頻率分頻成1KHz。 控制器：控制計數器的運行、停止以及復位產生鎖存器的使能信號。2，在秒表正常運行的情況下，如果按下“Start/Stop”鍵，則秒表暫停計時。這一步同時還會加一些時序信息(Timing)到你的設計項目中去，以便于你做后仿真。這一步的最終目的是生成門電路級的網表(Netlist)。廠商也可能會提供便宜的但是編輯能力差的FPGA。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。VHDL主要用于描述數字系統的結構，行為，功能和接口。使用 ModelSim 仿真軟件對VHDL 程序做了仿真，并完成了綜合布局布線，最終下載到EECFPGA實驗板上取得良好測試效果。①②B。8C。（填寫正確的題號）三、解答題：（1925題每題8分，26題10分）1（1）已知，求今年，蘇州市政府的一項實事工程就是由政府投人1 000萬元資金．對城區4萬戶家庭的老式水龍頭和13升抽水馬桶進行免費改造．某社區為配合政府完成該項工作，對社區內1200戶家庭中的120戶進行了隨機抽樣調查，并匯總成下表：改造情況 均不改造 改造水龍頭 改造馬桶1個 2個 3個 4個 1個 2個戶數 20 31 28 21 12 69 2(1)試估計該社區需要對水龍頭、馬桶進行改造的家庭共有＿＿戶；(2)改造后．一只水龍頭一年大約可節省5噸水，一只馬桶一年大約可節省15噸水．試估計該社區一年共可節約多少噸自來水?(3)在抽樣的120戶家庭中．既要改造水龍頭又要改造馬桶的家庭共有多少戶?2如圖,在□ABCD中,已知點E和點F分別在AD和BC上,且AE=CF,連結CE和AF,、如圖，在△ABO中，已知A（0，4），B（﹣2，0），D為線段AB的中點．（1）求點D的坐標；（2）求經過點D的反比例函數解析式．值（2）解分式方程：第四篇：現代電子實驗報告 電子科技大學基于FPGA的現代電子實驗設計報告——數字式秒表設計（VHDL）學院：物理電子學院專業：學號：學生姓名：指導教師：實驗地點：實驗時間：劉曦 科研樓303摘要：通過使用VHDL語言開發FPGA的一般流程，重點介紹了秒表的基本原理和相應的設計方案，最終采用了一種基于 FPGA 的數字頻率的實現方法。使用ModelSim仿真軟件對VHDL程序做了仿真，并完成了綜合布局布線，最終下載到芯片Spartan3A上取得良好測試效果。VHDL語言的特點: VHDL 語言能夠成為標準化的硬件描述語言并獲得廣泛應用，它自身必然具有很多其他硬件描述語言所不具備的優點。一個出廠后的成品FPGA的邏輯塊和連接可以按照設計者而改變，所以FPGA可以完成所需要的邏輯功能。邏輯綜合將源文件調入邏輯綜合軟件進行綜合。先將各個設計中的門根據網表的內容和器件的結構放在器件的特定部位。硬件測試硬件測試的目的是為了在更真實的環境中檢驗 HDL設計的運行情況，特別是對于 HDL 程序設計上不是十分規范，語義上含有一定歧義的程序。按照秒表的設計要求，整個電路需要下面這些組成部分： 分頻器：對晶體振蕩器產生的時鐘信號進行分頻，產生時間基準信號。由開發板電路結構可以看出，其為共陽結構，故在其運行為低有效。由于FPGA開發板的晶振頻率為48MHz，故在設計分頻器模塊時，為了將頻率分頻成1KHz，即將輸入的信號源每48000個周期轉換成輸出的一個周期。、模10計數器為了實現在秒表計數是09的計數部分，故須設計一個模10計數器，輸入時鐘信號、使能和清零，遇上升沿則記一次數，當從0記到9時，進位端（用于與下一級計數器級聯）有效，且遇上升沿后從9變到0，并且輸出的還有每一時刻的計數值。、消抖電路消除按鍵輸入信號抖動的影響，輸出單脈沖。為了實現從00’00”0059’59”99的計數，需要將4個模10計數模塊和2個模6計數模塊級聯，并且為了達到設計要求是這6個計數器工作在100Hz的時鐘信號下，可利用一個模10的計數模塊對1KHz進行分頻，輸出的信號頻率即為100Hz，該總計數模塊最終需輸出6組計數數據以及其最終的進位。需要注意的是一些端口是固定的，不能胡亂的連接。、有時候下載實現了所有的功能，但是仿真通不過，這可能是因為程序中有些部分并不完善導致。Seg : out STD_LOGIC_VECTOR(6 downto 0))。ou : OUT std_logic。COMPONENT keydb PORT(clk : IN std_logic。j_en : OUT std_logic。t_22 : IN std_logic_vector(2 downto 0)。END COMPONENT。output: out STD_LOGIC_VECTOR(7 downto 0)。signal dao