正文內容

[法學]洪第2章8086cpu結構(存儲版)

2026-02-21 13:18上一頁面

下一頁面

　　

【正文】速數值處理。 ? 具有實地址方式、保護方式和虛擬 8086方式。 T2狀態：地址信息傳送完畢為傳送數據作準備 ? 1）地址信號消失，此時 AD15～ AD0進入高阻緩沖期，以便為讀入數據作準備。 ? 總線時序描述 CPU引腳如何實現總線操作 ? CPU時序決定系統各部件間的同步和定時 ? 總線操作是指 CPU通過總線對外的各種操作 ? 8086的總線操作主要有： ? 存儲器讀、 I/O讀操作 ? 存儲器寫、 I/O寫操作 ? 中斷響應操作 ? 總線請求及響應操作 ? 時鐘周期 :一個時鐘脈沖時間稱為一個時鐘周期。稱為物理地址 ? 存儲器的分段結構程序員在編制程序時把存儲器劃分成邏輯段。 TEST* 測試，輸入、低電平有效當 CPU執行 WAIT指令時，他將在每個時鐘周期對該引腳進行測試：如果無效繼續測試；如果有效，則程序恢復運行在使用協處理器 8087時，通過該引腳和 WAIT指令，可使 8088與 8087的操作保持同步 INTR 可屏蔽中斷請求和響應引腳） ? 可屏蔽中斷請求，輸入、高電平有效 ? 有效時，表示請求設備向 CPU申請可屏蔽中斷 ? 并可通過關中斷指令 CLI清除標志寄存器中的IF標志、從而對中斷請求進行屏蔽 INTA* 可屏蔽中斷響應，輸出、低電平有效表示來自 INTR引腳的中斷請求已被 CPU響應，CPU進入中斷響應周期 NMI 非屏蔽中斷請求，輸入、上升沿有效該請求的優先級別高于 INTR，并且不能在CPU內被屏蔽，當系統發生緊急情況時，可通過他向 CPU申請不可屏蔽中斷服務 HOLD 總線請求，輸入、高電平有效 ? 表示總線請求設備向 CPU申請占有總線 HLDA 總線響應，輸出、高電平有效表示 CPU已響應總線請求并已將總線釋放此時 CPU的地址總線、數據總線及具有三態輸出能力的控制總線將全面呈現高阻，使總線請求設備可以順利接管總線待到總線請求信號 HOLD有效，總線響應信號HLDA也轉為無效， CPU重新獲得總線控制權 “引腳 ” 小結 CPU引腳是系統總線的基本信號可以分成三類信號： ? 16位數據線： D0～ D15 ? 20位地址線： A0～ A19 ? 控制線： ? ALE、 IO/M*、 WR*、 DT/R* 、 DEN、 RD*、READY ? INTR、 INTA*、 NMI， HOLD、 HLDA ? RESET、 CLK、 Vcc、 MN/MX、 GND ? 為蘭色信號線在最大模式下有不同的定義最大模式下的引腳信號 ? S S S0：總線周期狀態信號，為最大模式下連接 8288總線控制器的信號線，在執行不同指令的總線周期有 6種不同的控制信號輸出。例如（以 8位運算為例）： 3AH + 7CH＝ B6H 沒有進位： CF=0 AAH + 7CH＝（ 1） 26H 有進位： CF=1 符號標志 SF 運算結果最高位為 1，則 SF=1；否則 SF=0。 SS 堆棧段寄存器計算機通過 SS： SP/BP寄存器聯合使用以確定堆棧段中的存儲單元地址。各寄存器的用法是： ? 數據寄存器用來存放參加運算和運算結果的操作數的，每個寄存器又有它們各自的專用目的： ? AX——16位累加器，使用頻度最高，用于算術、邏輯運算以及與外設傳送信息等； AL為 8位累加器。 ③ 標志寄存器 16位的寄存器，反映運算結果的狀態特征和控制標志。 ? 8088為準 16位機，時鐘頻率為；內部數據總線 16位，外部數據總線是 8位；地址總線為20位，可最大尋址 1MB。包含： ① 地址加法器和段寄存器 1個 20位地址加法器、用于形成 20位的物理地址。 ? DX——數據寄存器，用來存放外設端口的 16位地址，或雙字長數據的高 16位。反映指令執行結果或控制指令執行形式。輔助進位標志 AF 運算時 D3位（低半字節）有進位或借位時，AF=1；否則 AF=0。 512KB 需要 19根地址線 8086CPU有 16位數據線，每次與內存傳送的數據為 16位（ 1個字）或 8位（ 1個字節）。 ? 從 0地址開始每 16字節為一小段物理地址是對應每個物理存儲單元都有一個唯一的 20位編號，從 00000H～ FFFFFH。即一個總線周期完成一個基本的操作，由四個時鐘周期組成，分別稱為 T T T3和 T4狀態。 CPU當采到的 READY=0時（表示“末就緒”），就會在 T3和 T4之間插入 1個或多個等待狀態 TW。 ? 在目標碼一級與 808 80286芯片完全兼容。 ? 具有片內集成的存儲器管理部件 MMU，可支持虛擬存儲和特權保護。 ? 鎖存地址信號 ALE輸出一個正脈沖作 8282地址鎖存器的地址鎖存信號。例如：物理地址： 00200H 邏輯地址： 0000H : 0200H 邏輯地址： 0020H : 0000H 8086的總線時序 ? 時序是指信號高低電平（有效或無效）變化及相互間的時間順序關系。用 16進制數表示 1M字節的地址范圍應為00000H~FFFFFH。8086的標準工作時鐘為 5MHz IBM PC/XT機的 8088采用了，其周期約為 210ns M/IO* I/O/存儲器訪問選擇，輸出、三態 ? 該引腳輸出低電平時，表示 CPU將訪問 I/O端口，這時地址總線 A15～ A0提供 16位 I/O口地址 ? 該引腳輸出高電平時

點擊復制文檔內容

教學課件相關推薦

[法學]洪第2章8086cpu結構(存儲版)

微機原理課后答案第04章8086匯編語言程序設計-資料下載頁

第7章資料結構-資料下載頁

刑法學第11章共犯形態-資料下載頁

[法學]第3章軟件設計基礎-資料下載頁

第8章結構體-資料下載頁

第11章結構體-資料下載頁

第4章控制結構-資料下載頁

[精選]第2章;營銷渠道結構-資料下載頁

[法學]普通邏輯第12講第八章第1-2節-資料下載頁

[法學]第12章_數據庫概述-資料下載頁

[法學]第6章信用證上-資料下載頁

eda第2章fpgacpld結構原理-資料下載頁

[電腦基礎知識]第5章8086匯編語言程序設計-資料下載頁

結構試驗第7章結構無損檢測-資料下載頁

第5章中央處理器cpucentralprocessingunit-資料下載頁

[法學]洪第2章8086cpu結構-文庫吧

[法學]洪第2章8086cpu結構-wenkub

[法學]洪第2章8086cpu結構(已修改)

[法學]洪第2章8086cpu結構(編輯修改稿)