數字集成電路設計第四講pld與verilog-文庫吧在線文庫

　　

【正文】 的帶符號浮點變量，用法與 integer相同。 例 3： reg [31:0] data_buffer1 。 output Y。 in1 in2 O A B Y 99 參數是一個常量。 等同于： parameter WORD_WIDTH = 32； parameter ADDR_WIDTH = 8。 105 例如 , 假定 : Crd = 139。 那么 : A | B 結果為？ , A || B結果為 ? A B 結果為？ ,A B 結果為 ? ~A=? , !A=? 108 關系操作符有： （大于） （小于） =（不小于） =（不大于） 關系操作符的結果為真（ 1 39。b0011。 // val = x 50 $finish。 ?第二個操作數（移位位數）是無符號數。b01 1000 0000 regb = rega 5 。 assign d[9:5] = {a[0], a[1], a[2], a[3], a[4] } 。 //error!!不允許連接操作 非定長常數 。 … assign d={2{439。 ?3）將響應輸出與期望值進行比較。 30 Reset = 1。 Reset = 180 0。 input clk,rst,a。 endmodule 126 測試文件 中： `timescale 1 ns / 10 ps module test_procedu_reg。 10 rst_test=1。 ?由于邏輯綜合工具的使用，高層次的設計可以很快的轉換為門級電路設計，芯片推出周期縮短 。 ? 優(yōu)化 則是綜合工具根據設計者施加的時序和面積等約束條件對電路進行改進的過程 。 STA的方法 不需要任何測試向量， 分析所需要的時間遠遠少于門級動態(tài)仿真。 ?現在 ， 靜態(tài)時序分析已經是 ASIC設計流程中最重要的一個環(huán)節(jié) ， 它能驗證設計在時序上的正確性 ， 并決定設計是否能在要求的頻率下運行 。 ?如果分析電路中的時序路徑， 此不等式不滿足，就會認為是建立時間違背。 電路中的時序路徑一般有四種： ?①從輸入端口到輸出端口； ?②從輸入端口到觸發(fā)器的數據輸入端 d； ?③從觸發(fā)器的時鐘端 clk到輸出端口； ?④從觸發(fā)器的時鐘端 clk到觸發(fā)器的數據輸入端 d。一般來說， 一個設計的驗證應該既包含 RTL級的功能仿真，也包括靜態(tài)時序分析和門級動態(tài)仿真。在大型設計中 ， 如果僅用傳統(tǒng)的動態(tài)仿真的方法 ， 則時間及工作量都難以承受 。 ?一些 FPGA公司也開發(fā)了自己的 HDL 綜合器，例如Xilinx ISE平臺下的 XST ?Synplicity(Synplify,Amplify,Certify和 Synplify Asic), 133 準 備 H D L 文 件指 定 庫 文 件讀 取 設 計定 義 設 計 環(huán) 境 選 擇 編 譯 策 略優(yōu) 化 設 計分 析 和 解 決 設 計 問 題保 存 結 果設 定 設 計 約 束 134 綜合包括 轉譯 （ Translation）、 優(yōu)化 （ Opitimization）、映射 （ Mapping）三過程。 end always 50 clk_test=~clk_test。 procedure_reg u1(.clk(clk_test),.rst(rst_test),.a(a_test),.c(c_test))。 always (posedge clk or negedge rst) //always (rst or a) if(!rst) b=0。 parameter CLK_PER= 10。 Reset = 80 0。 121 產生 確定值序列 的最佳方法是使用initial語句。b111 {3{Ack}} 結果與 {Ack, Ack, Ack}相同 復制操作實例 117 ? 被測試器件 DUT是一個二選一多路器。h5}。 114 由于非定長常數的長度未知 , 不允許連接非定長常數。b00 0000 0001 … endmodule 左移先補后移 右移先移后補 建議：移位操作最好表達式左右兩邊位數一致，如上面的 reg [7: 0] rega, regb。 … //如果 rega = 839。 ? 如果左邊及右邊有值不能確定的位，但值確定的位相等，則結果為 x。b1x10。 109 module equalities_test。 //1為真 那么 : Crd Dgs 結果為 0 (假 ) Crd || Dgs 結果為 1 (真 ) ！ Dgs 結果為 0 (假 ) 106 按位操作符有 : ~（一元非） （二元與） |（二元或） ^（二元異或） ~^, ^~（二元異或非） 107 例如，假定 , A =4 39。 102 ? 兩種主要的信號類型： 寄存器類型：代表 reg 在 always 等過程塊中被賦值的信號，往往代表觸發(fā)器，但不一定是觸發(fā)器。 parameter BYTE =439。 input in1, in2。 說明： 1. 與 reg不同， integer可以表示 有符號數 ，并且算術操作符提供 2的補碼運算結果。 使用語法形式如下： reg [msb: lsb] reg1,. . . ,regN。 //Addr1是 3位地址線 wire [3:1] Addr2； //Addr2是 3位地址線 95 ?寄存器類有四種數據類型 寄存器類型 功能 reg 是最常用的寄存器類型 ,無符號型。寄存器類型的變量具有 x的缺省值。 and and2 (b1, b, sel)。b1101表示的是239。 。 assign d = a | ( b ~c) 。 endmodule 兩路選擇器的 RTL級 描述： 81 ?請在下面的空格中填入適當的符號 使其成為右圖的 Verilog 模塊 ： module block1(a, b, —, —, — )。 // 輸入 /輸出端口信號類型聲明，缺省為 wire型 ： 3．內部信號： wire x。 input a, b, sel。 Phi Moorby后來成為 VerilogXL的主要設計者和 Cadence公司的第一個合伙人。 ? 適配后可利用適配所產生的仿真文件作精確時序仿真，同時產生可用于編程的文件 ? 時序與功能仿真 ? 仿真：編程下載前利用 EDA工具對適配生成的結果進行模擬測試，對電路進行功能驗證。 ? 可編程邏輯器件的基本資源 ? 可編程 功能單元 ? RAM查找表 ? 基于多路開關的功能單元 ? 固定功能單元 ? 可編程 輸入輸出 單元 ? 可編程 布線資源 ? 長線 直線連線 ? 通用內部連線 ? 開關矩陣 ? 可編程連接點 ? 片內 RAM（塊式、分布式） 綜 合F P G A / C P L D適 配下 載 編 程功 能 仿 真時 序 分 析時 序 仿 真在 線 測 試設 計 輸 入原 理 圖 / H D L仿 真 激 勵測 試 環(huán) 境 設 計? 可 編 程 邏輯 器件的 設計 開發(fā)流程和開發(fā)工具 ? 設計 流程 ? 產生設計文檔 非常重要 ? 器件設計目標說明 與上層或整個系統(tǒng)關系描述 ? 器件外部接口 ? 器件結構圖 structural diagram ? 器件完整系統(tǒng)的工作方法，原理描述 operation algorithm ? 其內部各個子模塊結構功能描述 ? I/O信號定義 ? 結構 structural diagram ? 工作原理 功能或行為描述 operation algorithm ? 與軟件接口定義 ? 設計輸入 ? 原理圖 ? 適合描述連接關系和接口關系，直觀，對表現層次結構，模塊化結構更為方便 ? 要求設計工具提供必要元件庫或邏輯宏單元 ? 設計可重用性可移植性差一些 ? HDL文本 ? 邏輯描述能力強 ? 描述接口連接關系不如圖形方式直觀 ? 是基本，有效，通用的輸入方法 一般的， PLD設計采用層次化設計方法，頂層設計描述器件總體功能，常使用圖形法；底層設計描述器件最基本的功能模塊，常用 HDL描述。 ? CLK： 由 I/O腳輸入后進入芯片內部的時鐘專用通道，直接連接到 DFF的時鐘端。每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應的內容輸出即可。 ? DFF的輸出與 I/O腳相連，把結果輸出到芯片管腳。 ? SoC的實現 ? 全定制 IC ? FPGA/CPLD ? SOPC： System on Programmable Chip 可編程片上系統(tǒng) ? EDA技術的發(fā)展趨勢 高性能 EDA工具將得到進一步發(fā)展 新的系統(tǒng)級設計設計和驗證語言 ,混合仿真工具 system C/system verilog/ C/C++ EDA技術將使 ASIC和 FPGA逐步走向融合 許多 PLD公司為 ASIC提供 FPGA內核，可用于修改設計問題，提高 ASIC設計靈活性 EDA技術的應用領域越來越廣泛 ? 數字集成電路設計流程 ? 可編程邏輯器件基礎 ? Verilog HDL 可編程邏輯器件入門 ? FPGA 現場可編程門陣列（ Field Programable Gate Array) ? PLD 可編程邏輯器件（ Programable Logic Device） ? 兩者的功能基本相同，只是實現原理略有不同，可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或 PLD/FPGA。功能仿真與檢測。數字集成電路設計 ? 數字集成電路設計流程 ? FPGA ? Verilog HDL 3 n+ n+ S G D + DEVICE CIRCUIT GATE MODULE SYSTEM Verilog中什么是 RTL? RTL寄存器傳輸級（ registertransfer level, RTL）是一種對 同步數字電路的抽象模型 ，這種模型是根據數字信號在 硬件寄存器、存儲器、組合邏輯裝置和總線等邏輯單元 之間的流動，以及其 邏輯代數運作方式 來確定的。 Design Vision“綜合工具” Synthesizes 可測性設計 (DFT, Design For Test) Formality形式驗證，形式驗證是一種集成電路設計的驗證方法，通過使用形式證明的方式來驗證一個設計的功能是否正確 :等價性檢查（ Equivalence Checking）、 形式模型檢查（ Formal Model Checking， 也被稱作特性檢查）和定理證明（ Theory Prover） TetraMax : Automatic Test Pattern Generation(ATPG)自動測試向量生成是在半導體電器測試中使用的測試圖形向量由程序自動生成的過程 PrimeTime Design Compiler: STA工具 靜態(tài)時序分析（英語：Static Timing Analysis, STA），或稱靜態(tài)時序驗證，是電子工程中，對數字電路的時序進行計算、預計的工作流程，該流程不需要通過輸入激勵的方式進行仿真 IC Compiler： layout 版圖設計工具 StarRCXT： 版圖后仿真 JupiterXT Hercules DRCLSC PrimeTime： signoff 工具 按設計方法 ? 全定制，各層掩模按特定電路功能專門制造 ? 半定制，有約束性的設計 ? 門陣列 ： 預先制好的硅陣列，包含基本邏輯門和觸發(fā)器，片上留有布線區(qū) ? 標準單元 ： 將預先配置好 的 經過測試 有 一定功能的邏