數字集成電路設計第四講pld與verilog-資料下載頁

　　

【正文】 //高 4位與低 4位交換。 114 由于非定長常數的長度未知 , 不允許連接非定長常數。例如 , 下列式子非法： reg [16:0] a。 reg [31:0] d。 … d= {a,5}。 //error!!不允許連接操作 非定長常數 。 d= {a,1639。h0005}。 // error!!右邊 33位，左邊 32位，位寬不匹配，一樣會出錯 改為： d= {a, 1539。h5}。 115 復制通過指定重復次數來執行操作。 語法形式如下 : {repetition_number{expr1,expr2, ...,exprn} } 116 例一： wire [7:0] d。 wire [11:0] a。 … assign d={2{439。b1011}}。 //d等于 8?b1011 1011 例二： /*符號擴展 */ {3{139。b1}} 結果為 339。b111 {3{Ack}} 結果與 {Ack, Ack, Ack}相同 復制操作實例 117 ? 被測試器件 DUT是一個二選一多路器。 ? 測試裝置 (test fixture/testbench)提供測試激勵及驗證機制。 118 ?1）產生激勵 (輸入信號波形 )。 ?2）將輸入激勵加入到測試模塊并收集其輸出響應。 ?3）將響應輸出與期望值進行比較。 119 產生激勵并加到設計有很多種方法 。 一些常用的方法有： ?從一個 initial塊 中施加線性激勵 ?從一個循環或 always塊 施加激勵 ?從一個向量或整數數組施加激勵 ?記錄一個仿真過程 ， 然后在另一個仿真中回放施加激勵 測試模塊的編寫 120 ?通常需要兩類波形： 1. 一類是 具有重復模式的波形，例如時鐘波形。 2. 另一類是一組 確定值的波形，如輸入的圖像數據。 121 產生 確定值序列 的最佳方法是使用initial語句。 initial內使用阻塞賦值語句外延時 ,例如 : initial begin Reset = 0。 100 Reset = 1。 80 Reset = 0。 30 Reset = 1。 end 122 initial內采用阻塞賦值語句內延時 ,也能夠按如下實例所示產生波形。 initial begin Reset = 0。 Reset = 100 1。 Reset = 80 0。 Reset = 30 1。 end 123 initial內采用非阻塞賦值語句： 如果使用絕對時延，可用帶有語句內時延的非阻塞性過程性賦值，例如， initial begin Reset = 0。 Reset = 100 1。 Reset = 180 0。 Reset = 210 1。 end ? 這三個 initial語句產生的波形與圖 11 1中所示的波形一致 。 124 如： 常用時鐘信號的激勵產生方法： reg clk_A。 parameter CLK_PER= 10。 initial clk_A = 0。 always (CLK_PER /2) clk_A = ~ clk_A。 125 電路功能文件 ： `timescale 1 ns / 10 ps module procedure_reg(clk,rst,a,c)。 input clk,rst,a。 output c。 reg c。 reg b。 always (posedge clk or negedge rst) //always (rst or a) if(!rst) b=0。 else b=a。 always (posedge clk or negedge rst) //always (rst or b) if(!rst) c=1。 else c=b。 endmodule 126 測試文件 中： `timescale 1 ns / 10 ps module test_procedu_reg。 reg clk_test,rst_test。 reg a_test。 wire c_test。 procedure_reg u1(.clk(clk_test),.rst(rst_test),.a(a_test),.c(c_test))。 initial begin clk_test=0。 rst_test=1。 10 rst_test=0。 10 rst_test=1。 100 a_test=0。 200 a_test=1。 100 a_test=0。 end always 50 clk_test=~clk_test。 endmodule 127 電路功能文件 (posedge clk or negedge rst)時的仿真波形 ： 128 129 130 ?綜合工具把 Verilog 模塊 描述的邏輯 按照設計工程師的 面積、功耗、延時 等 約束要求 轉變為用具體某一Foundry廠所提供的工藝下的 門級結構描述 的模塊。 ?綜合后的網表 (即門級結構描述的模塊 ) ,邏輯正確與否同樣可以通過 Modelsim等仿真工具來仿真進行驗證。 131 ?設計師可以采用更高層次的設計方法 ,設計出更復雜的東西 。 ?由于邏輯綜合工具的使用，高層次的設計可以很快的轉換為門級電路設計，芯片推出周期縮短 。 ?邏輯綜合技術使 與工藝無關的設計 成為可能 。 ?綜合工具可以按照 約束設置 對設計進行 自動優化 ，要得到 有不同性能指標的結果，有時候僅僅需要修改綜合時的約束設置 。 132 ?最著名的綜合工具是 Synopsys公司開發的 Design Compiler等。 ?一些 FPGA公司也開發了自己的 HDL 綜合器，例如Xilinx ISE平臺下的 XST ?Synplicity(Synplify,Amplify,Certify和 Synplify Asic), 133 準 備 H D L 文 件指 定 庫 文 件讀 取 設 計定 義 設 計 環 境 選 擇 編 譯 策 略優 化 設 計分 析 和 解 決 設 計 問 題保 存 結 果設 定 設 計 約 束 134 綜合包括 轉譯 （ Translation）、 優化 （ Opitimization）、映射 （ Mapping）三過程。 ? 轉譯 把電路的 HDL描述轉化為與工藝無關的功能塊組成的邏輯電路的過程。 ? 映射 是把轉譯后得到的電路結構用特定目標工藝庫中的單元來實現。這時得到的電路包含了具體的制造工藝參數。 ? 優化 則是綜合工具根據設計者施加的時序和面積等約束條件對電路進行改進的過程 。 135 知識點： ? 進行靜態時序分析的原因 ? 進行靜態時序分析的方法 136 說說靜態 、 動態時序模擬的優缺點 。 ?傳統上是采用 動態仿真 來驗證一個設計的功能和時序 。隨著設計規模的增大 ， 驗證一個設計所需要的測試向量的數量以指數增長 ， 且這種方法難以保證足夠的覆蓋率 。在大型設計中 ， 如果僅用傳統的動態仿真的方法 ， 則時間及工作量都難以承受 。 137 ?靜態時序分析可以降低驗證的復雜性。靜態時序分析提供了一種針對大規模設計驗證的有效解決方法。它可以檢查電路中所有時序路徑的時序，測試覆蓋率可以達到100%。 STA的方法 不需要任何測試向量， 分析所需要的時間遠遠少于門級動態仿真。但靜態時序與動態仿真相比，也有自身的缺點。 138 ?STA不能驗證設計的功能 ，設計功能驗證還必須使用功能仿真來實現。另外，靜態時序分析只能驗證同步時序電路的時序特性，如果設計中含有較多的異步電路，則應該通過門級動態仿真來驗證。一般來說， 一個設計的驗證應該既包含 RTL級的功能仿真，也包括靜態時序分析和門級動態仿真。 靜態時序分析和門級動態仿真各有優點，互相補充，一起使用可以有效保證電路的正確性和可靠性。 139 使用靜態時序分析的方法分析電路時序時 ， 分析工具 會首先將設計分解為很多不同 時序路徑 的集合 ，然后計算每條時序路徑的延時信息 ， 最后檢查路徑延時 ， 分析其 是否滿足時序約束 。 140 ?PrimeTime是 Synopsys公司的一種靜態時序分析工具 。 ?現在 ， 靜態時序分析已經是 ASIC設計流程中最重要的一個環節 ， 它能驗證設計在時序上的正確性 ， 并決定設計是否能在要求的頻率下運行 。 ?PrimeTime能夠分析設計中 時序路徑 的延時 ， 找出 時序沖突 ， 提供分析結果供設計工程師修改設計 。PrimeTime適合對大規模的同步數字設計進行分析 ，而且與綜合工具 DC有很好的接口 ， 可以在整個設計流程中使用 。 141 ?時序路徑的起點 只能是內部 時序單元的時鐘端 或設計的 輸入端口 ； 時序路徑的終點 只能是內部 時序單元的數據輸入端 或設計的 輸出端口 。 電路中的時序路徑一般有四種： ?①從輸入端口到輸出端口； ?②從輸入端口到觸發器的數據輸入端 d； ?③從觸發器的時鐘端 clk到輸出端口； ?④從觸發器的時鐘端 clk到觸發器的數據輸入端 d。 142 ? 時 序 邏 輯電 路組 合 邏 輯 電 路組 合 邏 輯 電 路DQAC L KZ 143 ? DQAC L KZP a t h 2P a t h 3P a t h 1 144 知識點： 建立時間和保持時間 分析建立時間是否違背 分析保持時間是否違背 145 ?建立時間 （ setup time） :數據在時鐘信號源到達之前必須要穩定的時間 ， 如果建立時間不滿足 ， 數據不能正確打進時序邏輯單元 。 ?保持時間（ hold time） :數據在時鐘信號源到達之后必須要穩定的時間，如果保持時間不夠，數據不能被時序邏輯單元正確鎖存 。 146 dc l kqD F Fdc l kqTs e tTdTh o l d 147 D F F 21 . 00 . 5 40 . 3 2 0 . 6 60 . 2 30 . 4 30 . 2 5D F F 1D QD a t ac l k0 . 5 0左邊 DFF1是發送觸發器，右邊 DFF2 是接收觸發器， Tclock = TclockQmax +Tlogicmax +Tsetupmax + Tskew 148 Tclock = TclockQmax +Tlogicmax +Tsetupmax + Tskew ?TclockQmax是從發送觸發器的時鐘邊沿到輸出端 Q發生變化的最大延時； ?Tlogicmax是發送觸發器到接收觸發器之間的邏輯門延時總和； ?Tsetupmax是輸入信號建立所需要的可能最長時間； ?Tskew是最壞情況時鐘偏移。 ?如果分析電路中的時序路徑， 此不等式不滿足，就會認為是建立時間違背。 149 D F F 21 . 00 . 5 40 . 3 2 0 . 6 60 . 2 30 . 4 30 . 2 5D F F 1D QD a t ac l k0 . 5 0?已知條件： 該電路時鐘周期為 5ns(即 f=1/5ns=200MHz) ? 觸發器的 Tsetup= 150 D F F 21 . 00 . 5 40 . 3 2 0 . 6 60 . 2 30 . 4 30 . 2 5D