基于vhdl的8位模型計算機的設計與實現學士學位論文(完整版)

　　

【正文】 工具條上的編譯按鈕或選擇菜單Processing下的Start Complilation，開始編譯，并伴隨著進度不斷地變化，編譯完成后出現信息窗口。本課題采用文本方式輸入實現:（1） 建立文件。 Quartus II包括模塊化的編譯器，在對設計進行處理時可以進行全編譯，也可以單獨運行其中的某個功能模塊。 END 實體名。2. VHDL的程序結構 實體和結構體是VHDL設計文件的兩個基本組成部分。（2）設計輸入。 研制周期短，成本低。系統的功能驗證完成后，將抽象的高層設計自頂向下逐級細化，直到與所用可編程邏輯器件相對應的邏輯描述。設計者使用HDL來描述自己的設計，并把這個描述告訴EDA工具，最后在EDA工具的幫助下進行詳細地設計及驗證。當前，人們在改進計算機芯片制造工藝的同時，大力研究新型計算機元件。它使用了17468個真空電子管，耗電174千瓦，占地170平方米，重達30噸，每秒鐘可進行5000次加法運算。1990年，中國首臺高智能計算機——EST/IS 4260智能工作站誕生，長城486計算機問世。1979年，中國研制成功每秒運算500萬次的集成電路計算機——HDS9。1968年，北京大學承接研制百萬次集成電路數字電子計算機——150機。1958年，中國第一臺計算機——103型通用數字電子計算機由中國科學院計算所與北京有線電廠共同研制成功，運行速度每秒1500次，字長31位，內存容量1024B。s life,in order to use more conveniently for public ,puter performance is being a hot in the IT industry the internal structure of the puter is very plicate,Computer model simplifies the difficulty of the research. This article pleted the design and implementation of eight model puter based on ,this article expounds the principle of eight model puter,then divides it into 10 modules(arithmetic logic unit, accumulator, controllers, address register, the program counter and data registers, memory, beat generator, a clock signal, instruction register and instruction decoder)and analyse and design each of under the environment of the Quartus II simulation, pleted overall implementation of the 8 model puter. The analysis and design of the eight model puter integrated the knowledge of puter constitute principle and Digital logic and system design. The design of the eight model puter can be more convenient to understand internal structure and working whole system development manifests the practicability of designing the numerical control system on the Quartus II software platform with VHDL. Key words: eight model puter 。理工大學學士學位論文摘 要 隨著計算機在人們生活中重要性和不可或缺性的提高，為了更方便的為大眾使用，發展計算機性能成為IT行業的熱點，但計算機的內部結構極其復雜，為了便于研究便產生了模型計算機。 VHDL language。1959年，中國研制成功104型電子計算機，內存容量為2048B，字長39位，運算速度為每秒10000次，為我國尖端武器的發展做出了重要貢獻。1970年，中國第一臺具有多道程序分時操作系統和標準匯編語言的計算機——411BⅡ型全晶體管計算機研制成功。1981年，中國研制成功的260機平均運算速度達到每秒1000萬次。1992年，中 國最大的漢字字符集——6萬計算機漢字字庫正式建立。ENIAC誕生后短短的幾十年間，計算機的發展突飛猛進。光子元件、超導元件、生物電子元件、神經網絡系統等研究已見端倪，新一代計算機的曙光已經出現。硬件描述語言發展至今已有幾十年的歷史，并已成功地應用到系統的仿真、驗證和設計、綜合等方面。VHDL語言還可以描述與工藝有關的信息，工藝參數可以通過設計文件語言參數來調整，不會因工藝變化與發展而使VHDL設計過時。 利用自頂向下的方法，將設計劃分為不同的功能模塊。實體描述設計系統的外部接口信號；結構體用于描述系統的行為、系統數據的流程或者系統組織結構形式（即系統的內部電路）。 ARCHITECTURE 結構體名 OF 實體名－－結構體 （………） END 結構體名。Quartus II還包含許多十分有用的LPM模塊，它們是復雜或高級系統構建的重要組成部分。單擊“File”菜單下的“New”命令或者使用快捷鍵Ctrl+N，彈出“New”對話框。如果編譯過程出現錯誤，要將錯誤改正，保存后再次編譯，直到編譯無錯誤為止。 2）添加引腳或節點。后需要生成功能仿真網絡表。計算機執行一條指令分為三步進行：第1步是取指令，將要執行的指令從內存取到控制器中；第2步是分析指令，對所取的指令通過譯碼器進行分析判斷，判斷該指令要完成的操作；第3步是執行指令，根據分析結果向各部件發出操作信息，執行該指令相應的操作功能。 T0：(PC)→MAR→ABUS,IMAR=0 T1：DBUS→DR,IDR=1 T2：(PC)+1→PC,IPC=1 (DR)→IR,IIR=0，HALT=1 基于VHDL8位模型機各模塊的設計與實現 算術邏輯單元ALU模塊 說明：此模塊用于實現加法運算 算術邏輯運算單元程序流程圖 說明：ALU功能部件，有兩個控制信號，分別是加法運算控制信號ISUM和輸出控制信號ESUM，當ISUM=0時，在CLK作用下將兩數相加，當輸出控制命令ESUM=0時，將相加結果讀入到內部數據總線上。 ALU_OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。在仿真設置中將AC值設為從00000000逐一遞增到11111111，而DR值為了方便觀察設為00000000，兩個控制命令信號全部設為0即即時相加即時輸出，運行后如圖所示，輸出結果也是從00000000到11111111由于截圖大小有限只截到00001000，功能仿真成功。 CLK:IN STD_LOGIC。 END IF。 END A。ENTITY CTRL IS POTR(LD,ADD,HALT: IN STD_LOGIC。 ELSE IMAR=not(t0 or (t3 and ld)or (t3 and add))。 EDR=(t6 an add) or (t7 and add)。 IPC=t2 or (t5 and ld) or (t5 and add)。USE 。 T1=TEMP(1)。 TEMP(1)=’0’。 TEMP(1)=TEMP(0)。 END PROCESS。ENTITY IR ISPORT(DATA_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。END IF。 WHEN”01110110”=LD=’0’。當執行一條指令時，先把它從主存儲器中取到數據寄存器中，然后在傳送到指令寄存器。 CLK:OUT STD_LOGIC)。 END IF。USE 。 ELSIF(CLK’EVENT AND CLK=’1’) THEN IF(IPC=’1’) THEN QOUT=QOUT+1。 地址寄存器模塊程序流程圖 說明：用來保存當前CPU所訪問的主存儲器單元的地址，由于主存儲器與CPU之間存在操作速度上的差別，所以必須使用地址寄存器來保存地址信息，直到主存儲器的讀/寫操作完成為止。ARCHITECTURE A OF MAR ISBEGIN PROCESS(CLK,IMAR) BEGINIF(CLK’EVENT AND CLK=’1’) THEN IF (IMAR=’0’) THEN ADDR_OUT=ADDR_IN。USE 。ARCHITECTURE A OF RAM ISTYPE MEMORY IS ARRAY(0 TO 4) OF STD_LOGIC_VECTOR(7 DOWNTO 0)。輸出信號為DOUT輸出的是選中地址中相應的內容，仿真波形圖驗證了其功能的正確性。 CLK:IN STD_LOGIC。DATA_OUT=REGQ WHEN EDR=’0’ ELSE “ZZZZZZZZ”。 （3）在T2=1節拍期間，IIR=0；IPC=1。 （6）在T5=1節拍期間，IPC=1，在第6個CLK上升沿到來時，PC執行PC+1操作，即PC內容由001變成010,。此取址過程與（1）~（3）相同。 （13）在T6=1節拍期間，IA=0，ESUM=0，EDA=1。 頂層VHDL源程序設計 頭文件cpu_defs的VHDL設計LIBRARY IEEE。 FUNCTIOn slv2op(slv:IN STD_LOGIC_VECTOR) RETURN opcode。 begin for i in opcode loop if slv=trans_table(i) then transop:=i。USE 。 regg_out: OUT STD_LOGIC_VECTOR(word_w1 DOWNTO 0)。00, 1= op2slv(sta) amp。 010 amp。 SIGNAL mdr_out : STD_LOGIC_VECTOR(word_w1 DOWNTO 0)。 VARIABLE acc : UNSIGNED(word_w1 DOWNTO 0)。 VARIABLE sysbus : STD_LOGIC_VECTOR(word_w1 DOWNTO 0)。 THEN add_r:=(OTHERS =39。)。039。 z_flag =39。 op(2 DOWNTO 0)。 ELSE add_r :=10100。 THEN PC_bus=39。139。 END IF。139。 ALU IF data_r(16)=39。 THEN ACC_bus=39。 sysbus := STD_LOGIC_VECTOR(reg1)。 If data_r(20)=39。139。 END IF。 THEN ALU_sub=39。139。 END IF。139。 mdr := sysbus。139。139。 reg2_out = reg2。 END PROCESS。 END IF。 ELSE mem(TO_INTEGER(mar))=mdr。139。139。139。139。 acc := acc UNSIGNED(reg1_out)。 ELSIF IR_out(1 downto 0)=01THEN IF data_r(11)=39。139。 then load_reg1=39。 IF data_r(19)=39。 sysbus := STD_LOGIC_VECTOR(acc)。 THEN load_ACC=39。rfillamp。139。 ELSIF data_r(10)=39。 sysbus := rfill amp。 ELSE add_r := UNSIGNED(data_r(4 DOWNTO 0))。 ELSIF data_r(4 DOWNTO 0)=11110 THEN IF IR_out(1 downto 0)=10 THEN add_r :=00110。 mem = prog。 reg2 := (OTHERS =39。039。)。 VARIABLE add_r : UNSIGNED(4 DOWNTO 0)。039。 SIGNAL IR_out : STD_LOGIC_VECTOR(wor