基于fpga的數字時鐘設計畢業設計論文(編輯修改稿)

　

【文章內容簡介】 以在模擬、驗證期間從設計外部訪問設計，包括模擬的具體控制和運行。 Verilog HDL 語言不僅定義了語法，而且對每個語法結構都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用 Ve rilog 仿真器進行驗證。語言從 C 編程語言中繼承了多種 操作符和結構。 Verilog HDL 提供了擴展的建模能力，其中許多擴展最初很難理解。但是， Verilog 浙江理工大學科技與藝術學院本科畢業設計 (論文 ) 11 HDL 語言的核心子集非常易于學習和使用，這對大多數建模應用來說已經足夠。當然 ,完整的硬件描述語言足以對從最復雜的芯片到完整的電子系統進行描述。 主要功能 下面列出的是 Verilog 硬件描述語言的主要能力： ? 基本邏輯門，例如 and、 or 和 nan d 等都內置在語言中。 ? 用戶定義原語（ UP）創建的靈活性。用戶定義的原語既可以是組合邏輯原語，也可以是時序邏輯原語。 ? 開關級基本結構模型，例如 pmos 和 nmos 等 也被內置在語言中。 ? 提供顯式語言結構指定設計中的端口到端口的時延及路徑時延和設計的時序檢查。 ? 可采用三種不同方式或混合方式對設計建模。這些方式包括：行為描述方式— 使用過程化結構建模；數據流方式 — 使用連續賦值語句方式建模；結構化方式 —使用門和模塊實例語句描述建模。 ? Verilog HDL 中有兩類數據類型：線網數據類型和寄存器數據類型。線網類型表示構件間的物理連線，而寄存器類型表示抽象的數據存儲元件。 ? 能夠描述層次設計，可使用模塊實例結構描述任何層次。 ? 設計的規模可以是任意的；語言不對設計的規模（大小）施加任何 限制。 ? Verilog HDL 不再是某些公司的專有語言而是 IEEE 標準。 ? 人和機器都可閱讀 Verilog 語言，因此它可作為 EDA 的工具和設計者之間的交互語言。 ? Verilog HDL 語言的描述能力能夠通過使用編程語言接口（ PLI）機制進一步擴展。 PLI 是允許外部函數訪問 Verilog 模塊內信息、允許設計者與模擬器交互的例程集合。 ? 設計能夠在多個層次上加以描述，從開關級、門級、寄存器傳送級（ RTL）到算法級，包括進程和隊列級。 ? 能夠使用內置開關級原語在開關級對設計完整建模。 ? 同一語言可用于生成模擬激勵和指定測 試的驗證約束條件，例如輸入值的指定。 ? Verilog HDL 能夠監控模擬驗證的執行，即模擬驗證執行過程中設計的值能基于 FPGA的數字時鐘設計 12 夠被監控和顯示。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報告消息。 ? 在行為級描述中， Verilog HDL 不僅能夠在 RTL 級上進行設計描述，而且能夠在體系結構級描述及其算法級行為上進行設計描述。 ? 能夠使用門和模塊實例化語句在結構級進行結構描述。 ? 如圖顯示了 Verilog HDL 的混合方式建模能力，即在一個設計中每個模塊均可以在不同設計層次上建模。 ? Verilog HDL 還具有內置邏輯 函數，例如 amp。（按位與）和 |（按位或）。 ? 對高級編程語言結構，例如條件語句、情況語句和循環語句，語言中都可以使用。 ? 可以顯式地對并發和定時進行建模。 ? 提供強有力的文件讀寫能力。 ? 語言在特定情況下是非確定性的，即在不同的模擬器上模型可以產生不同的結果；例如，事件隊列上的事件順序在標準中沒有定義。 圖 混合設計層次 圖 浙江理工大學科技與藝術學院本科畢業設計 (論文 ) 13 第三章 數字化時鐘系統硬件設計 系統 核心板電路分析 本系統采用的開發平臺標配的核心板是 QuickSOPC,可以實現 EDA、 SOP 和 DSP 的實驗及研發。本系統采用 QuickSOPC 標準配置為 Altera 公司的 EP1C6Q240C8 芯片。 （ 1） 核心板的硬件資源 核心板采用 4 層板精心設計，采用 120 針接口。 QuickSOPC 核心板的硬件原理框圖 如圖 21 所示： 圖 QuickSOPC 硬件方塊圖 （ 2） FPGA 電路 核心板 QuickSOPC 上所用的 FPGA 為 Altera 公司 Cyclone 系列的 EP1C6Q240。EP1C6Q240 包含有 5980 個邏輯單元和 92Kbit 的片上 RAM。 EP1C6Q240 有 185 個用戶I/O 口，封裝為 240Pin PQFP。核心板 EP1C6Q240 器件特性如表 21。 基于 FPGA的數字時鐘設計 14 表 31 核心 EP1C6Q240 器件特性 ： 特性 核心板 EP1C6Q240 器件 邏輯單元（ LE） 5980 M4K RAM 塊 20 RAM 總量（ bit） 92160 PLL(個 ) 2 最大用戶 I/O 數（個） 185 配置二進制文件（ .rbf）大小（ bit） 1167216 可選串行主動配置器件 EPCS1/ EPCS4/ EPCS16 （ 3） 配置電路 Cyclone FPGA 的配置方式包括：主動配置模式、被動配置模式以及 JTAG 配置模式。本系統采用的是 JTAG 配置模式下載配置數據到 FPGA。 通過 JTAG 結果，利用 Quartus II 軟件可以直接對 FPGA 進行單獨的硬件重新配置。Quartus II 軟件在編譯時會自動生成用于 JTAG 配置的 .sof 文件。 Cyclone FPGA 設計成的 JTAG 指令比其他任何器件操作模式的優先級都高，因此 JTAG 配置可隨時進行而不用等待其他配置模式完成。 JTAG 模式使用 4 個專門的信號引腳： TDI、TDO、 TMS 以及 TCK。 JTAG 的 3 個輸入腳 TDI、 TMS 和 TCK 具有內部弱上拉，上拉電阻大約為 25kΩ 。在 JGTA 進行配置的時候，所有用戶 I/O 扣都為高阻態。 （ 4） 時鐘電路 FPGA 內部沒振蕩電路，使用有源晶振是比較理想的選擇。 EP1C6Q240C8 的輸入的時鐘頻率范圍為 ~387MHz，經過內部的 PLL 電路后可輸出 ~275MHz的系統時鐘。當輸入時鐘頻率較低時，可以使用 FPGA 的內部 PLL 調整 FPGA 所需的系統時鐘，使系統運行速度更快。 核心板包含一個 48MHz 的有源晶振作為系統的時鐘源。如圖 22 所示。為了得到一個穩定、精確的時鐘 頻率，有源晶振的供電電源經過了 LC 濾波。 本 系統硬件整體設計框圖如圖 23 所示 ： 浙江理工大學科技與藝術學院本科畢業設計 (論文 ) 15 圖 數字時鐘系統硬件電路總體框圖 系統主板 電路 分析 時鐘模塊電路 FPGA 內部沒振蕩電路，使用有源晶振是比較理想的選擇。 EP1C6Q240C8 的輸入的時鐘頻率范圍為 ~387MHz，經過內部的 PLL 電路后可輸出 ~275MHz 的系統時鐘。當輸入時鐘頻率較低時，可以使用 FPGA 的內部 PLL 調整 FPGA 所需的系統時鐘，使系統運行速度更快。 核心板包含一個 50MHz 的有源晶振作為系統的時鐘源。為了得到 一個穩定、精確的時鐘頻率，有源晶振的供電電源經過了 LC 濾波。 圖 系統時鐘電路圖 顯示電路 由于本設計需要顯示時間信息包括：時、分、秒 ， 顯所以采用 主板上七段數碼管 顯示 電路 與系統連接實現顯示模塊的功能。 基于 FPGA的數字時鐘設計 16 主板上七段數碼管顯示電路如圖 24 所示， RP4 和 RP6 是段碼上的限流電阻，位碼由于電流較大，采用了三極管驅動。 圖 七段數碼管顯示電路圖 數碼管 LED 顯示是工程項目中使用較廣的一種輸出顯示器件。常見的數管有共陰和 共陽 2 種。共陰數碼管是將 8 個發光二極管的陰極連接在一起作為 公共端，而共陽數碼管是將 8 個發光二極管的陽極連接在一起作為公共端。公共端常被稱作位碼，而將其他的 8 位稱作段碼。如圖 25 所示為共陽數碼管及其電路，數碼管有 8 個段分別為： h、 g、 f、 e、 d、 c、 b 和 a（ h 為小數點） ，只要公共端為高電平“ 1” ，某個段輸出低電平“ 0”則相應的段就亮。 圖 七段數碼管顯示電路圖 從電路可以看出，數碼管是共陽的，當位碼驅動信號為 0 時，對應的數碼管才能操作；當段碼驅動信號為 0 時，對應的段碼點亮。 浙江理工大學科技與藝術學院本科畢業設計 (論文 ) 17 鍵盤控制電路 鍵盤控制電路要實現時鐘系統調時的 功能和鬧鈴開關的功能。本設計采用 主板上的獨立鍵盤 來實現這兩個功能。當鍵盤被按下是為“ 0”，未被按下是為“ 1”。 電路連接圖如圖 26 所示 。電路中為了防止 FPGA 的 I/O 設為輸出且為高電平在按鍵下直接對地短路，電阻 RP RP10 對此都能起到保護作用。 圖 鍵盤電路圖 蜂鳴電路設計 如圖 27 所示，蜂鳴器使用 PNP 三極管進行驅動控制，蜂鳴器使用的是交流蜂鳴器。當在 BEEP 輸入一定頻率的脈沖時，蜂鳴器蜂鳴，改變輸入頻率可以改變蜂鳴器的響聲。因此可以利用一個 PWM 來控制 BEEP，通過改變 PWM 的頻率來得到不同的聲響，也可以用來播放音樂。若把 JP7 斷開， Q4 截止，蜂鳴器停止蜂鳴。 圖 蜂鳴電路圖 基于 FPGA的數字時鐘設計 18 第四章 數字化時鐘系統軟件設計 整體方案介紹 整體設計描述 設計中的數字時鐘，帶有按鍵校準，定點報時，數碼管顯示等功能。因此數字時鐘所包含的模塊可分為，分頻模塊，按鍵模塊，計時校準模塊，鬧鐘模塊， LED 顯示模塊，模塊之間的關系下圖： 圖 整體模塊框圖 針對框圖流程，設定出各個模塊的需求： 分頻電路： 針對計時器模塊與鬧鐘設定模塊的需求，可以知道分頻模塊需要生成一個 1Hz 的頻率信號，確保計時 模塊可以正常計數。 計時器模塊： 計數模塊的作用是收到分頻模塊 1Hz 頻率的信號線，能進行正確計時，并且可以通過按鍵進行時間的修改，且當整點時，給蜂鳴器產生使能信號，進行整點報時，播放音樂。 鬧鐘設定模塊： 可根據按鍵的設定鬧鐘的時間，當計時模塊的時間與鬧鐘設定模塊的時間相等的時候，給蜂鳴器一個使能信號，蜂鳴器鬧鈴。 浙江理工大學科技與藝術學院本科畢業設計 (論文 ) 19 蜂鳴器模塊： 根據計時模塊，鬧鐘模塊給出的使能信號，判定蜂鳴器是整點報時，還是鬧鐘響鈴。整點報時會播放音樂，鬧鐘時嘀嘀嘀報警。 LED 顯示模塊： 根據實際的需求顯示計時模塊的時間，還是鬧鐘設定 模塊的時間， 8 個七段碼 LED數碼管，進行掃描方式顯示數據。 整體信號定義 對整個模塊進行信號定義。 接口及寄存器定義 module clock(clk,key,dig,seg,beep)。// 模塊名 clock input clk。 // 輸入時鐘 input [4:0] key。 //輸入按鍵 ， key[3:0]分別為秒，分鐘，小時的增加按鍵。 Key[4]為鬧鐘設置按鍵， key[5]為校準設置按鍵。 output [7:0] dig。 // 數碼管選擇輸出引腳 a output [7:0] seg。 // 數碼管段輸出引腳 output beep。 //蜂鳴器輸出端 reg [7:0] seg_r = 839。h0。 //定義數碼管輸出寄存器 reg [7:0] dig_r。 //定義數碼管選擇輸出寄存器 reg [3:0] disp_dat。 // 定義顯示數據寄存器 reg [8:0] count1。 //定義計數寄存器 reg [14:0] count。 //定義計數中間寄存器 reg [23:0] hour = 2439。h235956。 // 定義現在時刻寄存器 reg [23:0] clktime = 2439。h000000。 //定義設定鬧鐘 reg [1:0] keyen = 239。b11。 // 定義標志位 reg [4:0] dout1 = 539。b11111。 reg [4:0] dout2 = 539。b11111。 reg [4:0] dout3 = 539。b11111。 // 寄存器 wire [4:0] key_done。 // 按鍵消抖輸出 reg [15:0] beep_count = 1639。h0。 //蜂鳴器寄存器 reg [15:0] beep_count_end = 1639。hffff。 //蜂鳴器截止寄存器 reg clktime_en = 139。b1。 //鬧鐘使能寄存器 reg sec 。 //1 秒時鐘 reg clk1。 //1ms 時鐘 基于 FPGA的數字時鐘設計 20 reg beep_r。 //寄存器 wire beepen。 //鬧鐘使能信號