計(jì)算機(jī)組成原理第四章(編輯修改稿)

　

【文章內(nèi)容簡(jiǎn)介】 0寫(xiě) 1讀 Din：數(shù)據(jù)輸入線 Dout：數(shù)據(jù)輸出線 DRAM時(shí)序 讀周期 ： 行地址有效 ?行地址選通 ?列地址有效 ?列地址選通 ?數(shù)據(jù)輸出 ?行選通、列選通及地址撤銷(xiāo) ADD(a) 讀周期t C ASD out行地址 列地址數(shù) 據(jù)WECA SRA SDRAM時(shí)序 寫(xiě)周期： 行地址有效 ?行地址選通 ?列地址、數(shù)據(jù)有效 ?列地址選通 ?數(shù)據(jù)輸入 ?行選通、列選通及地址撤銷(xiāo) addres s(b) 寫(xiě)周期t RASt CYC行地址 列地址數(shù) 據(jù)DinWECASRAS (1) DRAM的刷新 不管是哪種動(dòng)態(tài) RAM，都是利用電容存儲(chǔ)電荷的原理來(lái)保存信息的，由于電容會(huì)逐漸放電，所以，對(duì)動(dòng)態(tài) RAM必須不斷進(jìn)行讀出和再寫(xiě)入，以使釋放的電荷得到補(bǔ)充，也就是進(jìn)行刷新。 動(dòng)態(tài) MOS存儲(chǔ)器采用“讀出”方式進(jìn)行刷新，先將原存信息讀出，再由刷新放大器形成原信息并重新寫(xiě)入。 刷新是一行行進(jìn)行的，必須在刷新周期內(nèi)，由專(zhuān)用的刷新電路來(lái)完成對(duì)基本電路單元的逐行刷新，才能保證 DRAM的信息不丟失。 (2) 刷新周期 從上一次對(duì)整個(gè)存儲(chǔ)器刷新結(jié)束到下一次對(duì)整個(gè)存儲(chǔ)器全部刷新一遍為止，這一段時(shí)間間隔叫刷新周期，一般為 2ms。 (3) 刷新方式 常用的刷新方式有三種：集中式、分散式、異步式。 在整個(gè)刷新間隔內(nèi)，前一段時(shí)間重復(fù)進(jìn)行存取周期或維持周期，等到需要進(jìn)行刷新操作時(shí)，便暫停存取或維持周期，而逐行刷新整個(gè)存儲(chǔ)器，它適用于高速存儲(chǔ)器。 tC tC tC tC tC tC tC ? 集中式刷新 刷新時(shí)間相當(dāng)于 128個(gè)讀周期； 設(shè)刷新周期為 2ms，存取周期為 ?s，則刷新周期共有 4000個(gè)存取周期，其中 3872個(gè)周期（ 1936?s）用來(lái)讀寫(xiě)或維持信息， 128個(gè)周期（ 64?s）用來(lái)刷新；當(dāng) 3871個(gè)周期結(jié)束，便開(kāi)始進(jìn)行 128個(gè)周期（ 64 ?s）的刷新操作。 這 64?s時(shí)間內(nèi)不能進(jìn)行讀寫(xiě)操作，稱為“死區(qū)時(shí)間”，又稱訪存“死區(qū)”，所占比例為 128/4000 100%=%，稱為“死時(shí)間率”。 例如：對(duì) 128?128矩陣存儲(chǔ)器刷新： 集中式刷新 適用于高速存儲(chǔ)器，存在不能進(jìn)行讀寫(xiě)操作的死區(qū)時(shí)間。 對(duì)每行存儲(chǔ)單元的刷新分散到每個(gè)存取周期內(nèi)完成。 把機(jī)器的一個(gè)存取周期 tc分為兩段，前半段時(shí)間 tm用來(lái)讀寫(xiě)或維持信息，后半段時(shí)間 tr用來(lái)刷新。 若讀寫(xiě)周期為 ?s，則存取周期為 1?s，仍以 128 128矩陣的存儲(chǔ)芯片為例，刷新按行進(jìn)行，每隔 128?s就可將存儲(chǔ)芯片全部刷新一遍。這比允許的間隔 2ms要短得多，但存取周期長(zhǎng)了，整個(gè)系統(tǒng)速度降低。 ? 分散式刷新 分散式刷新系統(tǒng)速度降低，但不存在停止讀寫(xiě)操作的死時(shí)間。 W/R REF W/R REF W/R REF ? 異步式刷新 是前兩種方式的結(jié)合。 既可以縮短“死區(qū)時(shí)間”，又充分利用最大刷新間隔為 2ms的特點(diǎn)。 例如 ： 對(duì)存取周期為 ?s，排列成 128 128矩陣的存儲(chǔ)芯片 來(lái)說(shuō)，在 2ms中內(nèi)把 128行刷新一遍： 2022?s ?128 ? ?s 即每隔 ?s刷新一行，而每行刷新的時(shí)間仍為 ?s，這樣刷新一行只停止一個(gè)存取周期。 對(duì)于每行來(lái)說(shuō)，刷新間隔時(shí)間仍為 2ms，而“死區(qū)時(shí)間”縮短為 ?s。 如果將 DRAM的刷新安排在 CPU對(duì)指令的譯碼階段，由于這個(gè)階段 CPU不訪問(wèn)存儲(chǔ)器，所以這種方案既克服了分散刷新需獨(dú)占 ?s用于刷新， 使存取周期加長(zhǎng)且降低系統(tǒng)速度的特點(diǎn)，又不會(huì)出現(xiàn)集中刷新的訪存“死區(qū)”時(shí)間，從根本上提高了整機(jī)的工作效率。 在這種刷新操作中，基本上只用 RAS信號(hào)來(lái)控制刷新， CAS信號(hào)不動(dòng)作。為了確保在一定范圍內(nèi)對(duì)所有行都刷新， 使用一種外部計(jì)數(shù)器。 2)CAS在 RAS之前的刷新 這種方式是在 RAS之前使 CAS有效， 啟動(dòng)內(nèi)部刷新計(jì)數(shù)器 ，產(chǎn)生需要刷新的行地址，而忽略外部地址線上的信號(hào)。目前 256K位以上的 DRAM片子通常都具有這種功能。 (4) 刷新操作種類(lèi) 1)只用 RAS信號(hào)的刷新 例 : 說(shuō)明 1M 1位 DRAM片子的刷新方法，刷新周期定為 8ms。 ? 1M位的存儲(chǔ)單元排列成 512?2048的矩陣（ 9行 11列）； ? 選擇一行進(jìn)行刷新，刷新地址為 A0~A8， 這一行上的 2048個(gè)存儲(chǔ)元同時(shí)刷新； ? 在 8ms內(nèi)進(jìn)行 512個(gè)周期的刷新； ? 刷新方式可采用： 在 8ms中進(jìn)行 512次刷新操作的集中刷新方式； 按 8ms247。 512＝ ?s刷新一次的異步刷新方式。 tC tC tC tC tC tC tC DRAM存儲(chǔ)器的刷新需要有硬件電路的支持，包括： 刷新計(jì)數(shù)器、 刷新 /訪存裁決、 刷新控制邏輯 等。 這些控制線路形成 DRAM控制器。 DRAM控制器是 CPU和 DRAM的接口電路，它將 CPU的信號(hào)變換成適合 DRAM片子的信號(hào)。 DRAM控制器 RAS CAS WE 讀 /寫(xiě) 地址總線 地址 （ 2）刷新定時(shí)器： 定時(shí)電路用來(lái)提供刷新請(qǐng)求。 （ 3）刷新地址計(jì)數(shù)器 ：只用 RAS信號(hào)的刷新操作，需要提供刷新地址計(jì)數(shù)器。對(duì)于 1M位的片子，需 512個(gè)地址，故刷新計(jì)數(shù)器 9位。 （ 4）仲裁電路 ：對(duì)同時(shí)產(chǎn)生的來(lái)自 CPU的訪問(wèn)存儲(chǔ)器的請(qǐng)求和來(lái)自刷新定時(shí)器的刷新請(qǐng)求的優(yōu)先權(quán)進(jìn)行裁定。 （ 5）定時(shí)發(fā)生器 ：提供行地址選通信號(hào) RAS、列地址選通信號(hào) CAS和寫(xiě)信號(hào) WE。 （ 1）地址多路開(kāi)關(guān) 讀寫(xiě)操作時(shí)向 DRAM片子分時(shí)送出行地址和列地址； 刷新時(shí)需要提供刷新地址。 DRAM和 SRAM的比較 目前， DRAM的應(yīng)用比 SRAM要廣泛得多，其原因如下： ①在同樣大小的芯片中， DRAM的集成度遠(yuǎn)高于 SRAM。 DRAM的基本單元電路為一個(gè) MOS管，而 SRAM的基本單元電路可為 4～ 6個(gè) MOS管。 ② DRAM行、列地址按先后順序輸送，減少了芯片引腳，封裝尺寸也減少。 ③ DRAM的價(jià)格比 SRAM便宜。 當(dāng)采用同一檔次的實(shí)現(xiàn)技術(shù)時(shí)， DRAM的容量大約是 SRAM容量的 4～ 8倍； SRAM的存取周期比 DRAM快 8～ 16倍，但是價(jià)格也貴 8～ 16倍。 隨著 DRAM容量不斷擴(kuò)大，速度不斷提高，被廣泛應(yīng)用于計(jì)算機(jī)的主存。 DRAM也有缺點(diǎn)： ① 由于使用動(dòng)態(tài)元件（電容），速度比 SRAM慢。 ② DRAM需要再生，故需配置再生電路，也需要消耗一部分的功率。 通常，容量不大的高速緩沖存儲(chǔ)器大多用 SRAM實(shí)現(xiàn)。 只讀存儲(chǔ)器 缺 點(diǎn) 不能重寫(xiě) 只能一次性改寫(xiě) 只讀存儲(chǔ)器 掩模式 (ROM) 一次編程 (PROM) 多次編程 (EPROM) (EEPRPM) 定 義 數(shù)據(jù)在芯片制造過(guò)程中就確定 用戶可自行改變產(chǎn)品中某些存儲(chǔ)元 可以用紫外光照 射或電擦除原來(lái)的數(shù)據(jù)，然后再重新寫(xiě)入新的數(shù)據(jù) 優(yōu) 點(diǎn) 可靠性和集成度高，價(jià)格便宜 可以根據(jù)用戶需要編程 可以多次改寫(xiě)ROM中的內(nèi)容 閃速存儲(chǔ)器 Flash memory (1) 掩模式 ROM 采用掩模工藝制成，其內(nèi)容由廠方生產(chǎn)時(shí)寫(xiě)入，用戶只能讀出使用而不能改寫(xiě)。 MOS型掩模 ROM，容量為1K 1位：有 MOS管的位 表示存 1，沒(méi)有 MOS管的位 表示存 0。 制成后無(wú)法改變?cè)辛薪徊嫣幨欠裼?MOS管存在，因此用戶 無(wú)法改變其原始狀態(tài) 。 (2) 可寫(xiě)入（可編程）只讀存儲(chǔ)器 PROM 例：熔絲燒斷型 PROM是可以實(shí)現(xiàn)一次性編程的只讀存儲(chǔ)器。左圖是一個(gè)由雙極型電路和熔絲構(gòu)成的基本單元電路。 在這個(gè)電路中，基極由行線控制，發(fā)射極與列線之間形成一條鎳鉻合金薄膜制成的熔絲（可用光刻技術(shù)實(shí)現(xiàn)），集電極接電源 Vcc。 已斷熔絲是無(wú)法恢復(fù)的，因此PROM只能實(shí)現(xiàn)一次編程，不能再修改 寫(xiě)“ 0”時(shí)： 燒斷熔絲 寫(xiě)“ 1”時(shí)： 保留熔絲 行線 X 位 線 Y Vcc T XY 熔絲 (3)光擦可編程只讀存儲(chǔ)器 EPROM ? 基本存儲(chǔ)元電路 N型 P+ P+ 在漏極加上正電壓（如 25V、 50ms寬的正脈沖），就會(huì)形成一個(gè)浮動(dòng)?xùn)牛柚乖礃O與漏極之間的導(dǎo)通，使 MOS管處于“ 0”狀態(tài)。 若對(duì)漏極不加正電壓，則不能形成浮動(dòng)?xùn)牛?MOS管正常導(dǎo)通，呈現(xiàn)“ 1”狀態(tài)。 一旦用戶需要重新改變其狀態(tài)，可用紫外線照射，驅(qū)散浮動(dòng)?xùn)牛侔葱枰獙⒉煌恢玫?MOS管漏極重新置于正電壓，得到新?tīng)顟B(tài)的 ROM 浮動(dòng)?xùn)? N型溝道浮動(dòng)?xùn)?MOS電路： EPROM實(shí)例 (128*16*8) EPROM實(shí)例 A7 A6 A5 A4 A3 A2 A1 A0 D 0 D 1 D 2 Vss — — — — — — — — — — — — — — — — — — — — — — — — V CC A8 A9 V PP CS A10 CE D 7 D 6 D 5 D 4 D 3 1 24 2 23 3 22 4 21 5 20 6 19 7 18 8 17 9 16 10 15 11 14 12 13 EPROM 2716 2K 8引腳 數(shù)據(jù)輸出 讀 輸出 未選中 高阻 功率下降 高阻 編程 CE 低 無(wú)關(guān) 高 由低到高脈沖 CS 低 高 無(wú)關(guān) 高 Vpp +5V +5V +5V +25V Vcc