基于verilog的fsk調制器的設計與實現畢業設計論文(編輯修改稿)

　

【文章內容簡介】 K 信號波形 （2）直接調頻法 圖 4 直接調頻法產生 2FSK 信號原理圖 由于開關選擇法是使用數字矩形脈沖信號，控制電子開關在兩個相互獨立不同頻率振蕩器之間進行不停地切換，使得輸出的 FSK 信號頻率在兩個頻率點間發生著突發切換，產生的 FSK 信號相位不連續。FSK 信號的相位不連續性，一般都會湖北經濟學院本科畢業（設計）論文12使功率譜產生較大的旁瓣分量，導致產生信號的頻譜中高頻分量增加，信號頻譜不純，引起包絡的起伏。因此為了克服這個缺點，必須控制 FSK 信號的相位連續性。直接調頻法通過調頻器直接改變載波的頻率參數，來調制單一載波，產生的 FSK 信號在頻率切換時相位是連續變化的，不產生相位突變，通常稱這種調制為相位連續 FSK（Continuous Phase FSK, CPFSK）。直接調頻法產生的 CPFSK 信號由于相位連續，且占用信道頻帶較窄，較開關選擇法有著顯著的優勢。工程項目應用上一般采用直接調頻法來產生 FSK 信號。相位連續 FSK 信號波形如圖 5 所示。 圖 5 相位連續 FSK 信號波形 3. 基于 DDS 技術的 FSK 調制器的整體設計 本論文的設計目標是，基于 DDS 技術，在 FPGA 上完成 FSK 調制的功能，系統總體設計方案如圖 6： 數字基帶信號FSK 調制波形 圖 6 基于 DDS 技術的 FSK 調制器整體設計調制器 DDS FPGA湖北經濟學院本科畢業（設計）論文13在該系統中，FPGA 將接收到的數字基帶信號送入調制器，調制器根據接收到的數字基帶信號產生相應的頻率控制字 ，并輸出以控制 DDS 產生調制器所需頻率B??的正弦幅值信號作為 FSK 調制信號，然后 FPGA 將已調 FSK 信號輸出給數、模轉換器（DAC）。經 DAC 進行數、模轉換后，即可得到適于線上傳輸的模擬正弦載波。 湖北經濟學院本科畢業（設計）論文14三、各單元電路設計（一）DDS 整體結構設計一個基本的 DDS 結構，主要由相位累加器、相位調制器、正弦 ROM 查找表和DAC 構成，如圖 7 所示。圖中的相位累計器、相位調制器、正弦 ROM 查找表是 DDS結構中的數字部分。N M M M 系統時鐘 CLK相位累加器 相位調制器 圖 7 DDS 整體結構 相位累加器是整個 DDS 的核心，在這里主要實現的是上文原理推導中的相位累加功能。相位累加器的輸入是相位增量 ,又由于 與輸出頻率 是簡單的線性B????fout關系： 。相位累加器的輸入又可稱為頻率字輸入。???還經過了一組同步寄存器，使得當頻率字改變時，相位累加器不會被干擾，仍然能夠正常工作。 在本設計中，相位累加器主要由一個 32 位計數器構成，在系統時鐘脈沖 clk 的作用下，每進入一個時鐘脈沖，輸出數據將增加一個頻率控制字，即：輸出dout=dout+ 。為了設計更方便，令高于 27 和低于 20 的出入位為 0，而真正的B??頻率控制字為 8 位。從而實現相位累加功能，累加器實現結構如圖 8:DAC頻率控制字輸入 + +相位控制字輸入寄存器 正弦 ROM查找表湖北經濟學院本科畢業（設計）論文15頻率控制字[27:20] clk phase[31:0]圖 8 相位累加器 相位調制器是接受相位累加器的相位輸出，在這里加上一個相位偏移值，主要用于信號的相位調制，如 PSK（相移鍵控）等，在不使用時可以去掉該部分，或者加上一個固定的相位字常數作為輸入。相位字輸入最好也用同步寄存器保持同步。需要注意的是，通常情況下，相位字輸入的數據寬度 M 與頻率字輸入的數據寬度N 往往是不相同的，它們的關系一般是 MN。在本設計中，相位調制器主要是由一個 10 位的加法器和 10 位寄存器構成，相位累加器的輸出與相位控制字相加，使輸出信號產生相移，這里相位累加器的輸出選取高 10 位作為調制器的輸入。如圖 9:phase[31:22] phase_add相位控制字clk 圖 9 相位調制器本論文主要談論的是 FSK 數字調制器，因此對于相位的調節不是必須的，故此處的信號的相位控制字默認為零值。 ROM（查找表）正弦波形數據存儲 ROM（查找表）完成 的查表轉換，也可以理解成相位）（ B?fsin到幅度的轉換，它的輸入是相位調制器的輸出，事實上就是 ROM 的地制值；輸出送往 DAC，轉換成模擬信號。由于相位調制器的輸出數據位寬 M 也是 ROM 的地址位寬，A A+BBfw[31:0] doutin qout湖北經濟學院本科畢業（設計）論文16因此在實際的 DDS 結構中 N 往往很大，而 M 為 10 位左右。M 太大會導致 ROM 容量的成倍上升，而輸出精度受 DAC 位數的限制未必有大的改善。正弦波形數據 ROM 模塊的地址線是 10 位，數據線位寬是 8 位，即一個周期的正弦波數據有 1024 個，每個數據有 8 位，其中該模塊采用 LPM 模塊的 VHDL 文本調用方式實現，具體實現方法見下文的 ROM 的設計與仿真。 數模轉換電路的數模轉換電路是將數字信號變為模擬信號，本設計通過 D/A 轉換電路將產生的離散數字量轉變為模擬量，從而能通過示波器觀察波形。而本方案采用 DAC0832 芯片的直通方式。 DAC0832 是采樣頻率為八位的 D/A 轉換芯片，它的內部由三部分電路組成（見下圖 10）:“8 位輸入寄存器”、“8 位 DAC 寄存器”、“8 位 D/A 轉換電路”。集成電路內有兩級輸入寄存器， 使 DAC0832 芯片具備直通、單緩沖和雙緩沖三種輸入方式，以便適于各種電路的需要(如要求多路 D/A 同步轉換或是異步輸入等)。 圖 10 DAC0832 原理圖D/A 轉換結果采用電流形式輸出，而一般我們需要的是相應的模擬電壓信號，因此通常會在 D/A 轉換芯片后接一個高輸入阻抗的線性運算放大器，將電流轉換成相應的電壓。運放的反饋電阻可通過 RFB 端引用片內固有電阻，也可外接。DAC0832 引腳功能說明： Vcc:電源輸入線 (+5v~+15v)Vref:基準電壓輸入線 (10v~+10v)AGND:模擬地,摸擬信號和基準電源的參考地. 湖北經濟學院本科畢業（設計）論文17DGND:數字地,兩種地線在基準電源處共地比較好. CS：片選信號輸入線，低電平有效。WR1：為輸入寄存器的寫選通信號。WR2：為 DAC 寄存器寫選通輸入線。ILE：數據鎖存允許控制信號輸入線，高電平有效。 XFER：數據傳送控制信號輸入線，低電平有效。DI0~DI7：數據輸入線，TLL 電平。 Rfb:反饋信號輸入線,芯片內部有反饋電阻. Iout1:電流輸出線。當輸入全為 1 時 Iout1 最大。 Iout2: 電流輸出線。其值與 Iout1 之和為一常數。 DAC0832 是 8 位數模轉換器，基準電壓 為5v，輸出電壓的計算公式為：REFV U=D* /256REFV其電路如圖 11: 圖 11 DAC0832 仿真圖（二）調制器 調制器即一個選擇器，根據輸入的基帶信號的值不同而輸出不同的頻率控制字， 與 的關系為： 。輸入與輸出的關系如下式：foutB?? f2fclk3out .]0:1[???湖北經濟學院本科畢業（設計）論文18 04H 輸入為“1”（此時的頻率為: ）? B??08H 輸入為“0”（此時的頻率為： ）(三)數字基帶信號 方法一：由本設計的要求，該系統的輸入信號是一個二進制基帶信號，可通過對時鐘信號進行分頻，得到所需要的在“1”，“0”之間變換的二進制信號。具體實現方法是:通過一個計數器對時鐘信號進行計數，每來一個時鐘上升沿，就加 1,當加到 512 時，就在“1”，“0”之間變換一次，模擬出一個數字基帶信號。 方法二：調用鎖相環 ALTPLL 宏模塊，該模塊能與一個輸入的時鐘信號保持同步狀態，并以此信號作為它的參考信號，產生倍頻或分頻的片內時鐘信號，以供系統使用，可通過這種方法產生基帶信號。根據本設計的要求，基帶信號為 1 時，產生 2 個正弦波，基帶信號為 0 時，產生 4 個正弦波，故通過計算得所需要的時鐘頻率為 。 因方法二直接調用模塊，方法更簡單，故選擇方法二。具體調用方法見軟件設計及仿真部分。 湖北經濟學院本科畢業（設計）論文19四、軟件設計及仿真（一）硬件邏輯電路設計流程 由于本設計主要用到的仿真軟件是 Quartus Ⅱ，故詳細的介紹基于 Quartus Ⅱ的一般設計和測試流程。Quartus II 是 Altera 公司的綜合性 PLD/FPGA 開發軟件，支持原理圖、VHDL、VerilogHDL 以及 AHDL（Altera Hardware Description Language）等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整 PLD 設計流程。任何一項 EDA 都是一項工程，都必須首先為此工程建立一個放置與此工程相關的所有設計文件的文件夾。此文件夾將被 EDA 軟件默認為工作庫。一般地，不同的設計項目最好放在不同的文件夾中，而同一工程的所有文件都放在同一個文件夾中。還應特別注意，不要將工程文件夾設在計算機已有的安裝目錄中。在建立了文件夾后就可以將設計文件通過 Quartus Ⅱ的文本編輯器編輯并存盤了。具體步驟如下：（1）新建一個文件夾，需注意文件名不能用中文，也最好不要用數字。（2）輸入源程序，打開 Quartus Ⅱ，選擇 File New 命令。在 New 窗口中的 Design Files 欄選擇編譯文件的語言類型，這里選擇 Verilog HDL File 選項(3) 文件存盤，選擇 File Save As 命令，找到已設立的文件夾，存盤名應該與實體名一致。 在此要利用 New Project Wizard 工具選項創建此設計工程，并設定此工程的一些相關信息。 （1）打開并建立新工程管理窗口。選擇 File New Project Wizard 命令，設定此項工程的工程名，工程名可以去任何其他名，也可直接用頂層文件的模塊實體名以及當前工程的頂層文件的實體名。（2）將設計文件加入工程中，單擊 Next 按鈕，在彈出的對話框中單擊 File 欄后湖北經濟學院本科畢業（設計）論文20的按鈕，將與工程相關的所有 Verilog 文件都加入此工程。（3）選擇目標芯片，單擊 Next 按鈕，選擇目標器件，首先 Device Family 下拉列表框中選擇芯片系列，在此選 Cyclone Ш 系列。設定此系列的具體芯片EP3C5E144C8.（4）結束設置，再單擊 Next 按鈕后即彈出工程設置統計窗口，上面列出了此項工程相關設置情況。最后單擊 Finish 按鈕，設定好此工程。編譯前首先選擇 Processing Start Compilation 命令，啟動全程編譯。編譯過程中要注意工程管理窗口下方的 Processing 處理欄中的編譯信息。如果工程中的文件有錯誤，啟動編譯后，在下方 Processing 處理欄中會顯示出來，對于 Processing 欄顯示出語句格式錯誤，可雙擊欄此條文，即彈出對應層次的Verilog 文件，在深色標記條處即為文件中的錯誤，改錯后再次進行編譯直至排除所有錯誤。若編譯成功，可見到工程管理窗口的左上角顯示工程的層次結構和其中結構模塊耗用的邏輯宏單元數。 工程編譯通過后，必須對其功能和時序性質進行仿真測試，以了解設計結構是否滿足原設計要求。以 VWF 文件方式的仿真流程的詳細步驟如下: （1）打開波形編輯器，選擇 File New 命令，在 New 窗口中選擇 Vector Waveform File 選項。單擊 OK 按鈕,即出現空白的波形編輯器。（2）設置仿真時間區域，對于時序仿真來說，將仿真時間軸設置在一個合理的時間區域上十分重要。通常設置時間范圍在數十微妙間。選擇 Edit End Time 命令，在彈出的窗口中的 Time 文本框輸入 50，單位選 μs，整個仿真域的時間即設定為 50μs，單擊 OK 按鈕，結束設置。 （3）波形文件存盤，選擇 File