eda課程設計基于vhdl微波爐課程設計韋燕霞(編輯修改稿)

　

【文章內容簡介】 結束數據。當LD_CLK 有效時，輸出烹調的設置時間數據。當 LD_TEST 有效時，輸出數碼管測試數據－－包括 6 個輸入信號和 4 個輸出信號。圖 3 狀態控制電路模塊框圖根據微波爐工作流程的描述，分析狀態轉換條件及輸出信號，可以得到如圖 4 所示的微波爐控制器的狀態轉換圖。TEST/LD_TESTRESET初 始狀 態IDLESET_CLOCKLAMP_TESTDONE_MSGTIMERSTARTamp。DONEamp。TESTamp。SET_T/COOKLD_DONE/COOKX/LD_DONEX/LD_CLKSET_Tamp。TEST/LD_CLK X/LD_TESTDONE/LD_DONE圖 4 狀態控制器狀態轉換圖減法計數定時狀態T完成信息顯示狀態T烹調時間設置狀態T顯示譯碼測試狀態T 圖中，當 RESET 信號有效時，系統復位清零；輸入/輸出對應烹調時間設置、顯示譯碼測試、完成信號顯示和減法計數定時四種狀態進行相應的轉換。第二節 數據裝載電路模塊數據裝載電路的本質是一個三選一多路選擇器，其模塊框圖如圖 5 所示。圖 5 數據裝載電路模塊框圖當 LD_DONE 有效時，輸出烹調結束的信息數據數據。當 L_CLK 有效時，輸出烹調的設置時間數據。當 L_TEST 有效時，輸出數碼管測試數據。LOAD 信號為 LD_DONE 時 DATEOUT 輸出 KEY 有效指示。第三節 計時器模塊 電路計時模塊可以由十進制減法計數器和六進制減法計數器級聯組成，其中，兩個十進制的減法計數器用于分、秒的個位減法計數，兩個六進制的減法計數器用于分、秒的十位減法計數。由六進制計數器和十進制計數器級聯構成的計時模塊原理圖如圖 6 所示。圖 6 計時器模塊原理圖計時器模塊的框圖如圖 7 所示。圖 7 計時器模塊框圖LOAD 有效時完成裝入功能，COOK（EN）有效時執行減計數；CLR 由 RESET發出信號，清除裝載已存的數據；DONE 返回給控制器，MIN 和 SEC 顯示所剩時間和測試狀態信息、烹調結束狀態信息等。第五章 程序設計及仿真第一節 程序簡要說明程序分為多個模塊進行編寫，這樣既符合編程模塊化的要求也方便編寫和閱讀。按照以上功能和模塊分析，可以將程序劃分幾個模塊：狀態控制電路模塊 controller、數據裝載電路模塊 loader、計時器模塊 counter，其中計時器模塊又可以劃分 2 個模塊：十進制功能編寫 t10，6 進制功能編寫 t6，一起完成計時功能。本次程序編寫調試軟件平臺是 Quartus II 。詳細的源程序可查看附錄二。第二節 仿真時序圖下面我們分別考察微波爐總的功能、計時器模塊和數據裝載電路模塊的正確性（其他模塊的仿真略） 。一、微波爐總的功能仿真微波爐總的功能仿真波形圖如下：圖 8 微波爐總的功能仿真波形圖圖中，CLK 是輸入脈沖，RESET 復位，SET_T 設置時間，KEY 按鍵輸入，START 開始計時，COOK 正在烹飪，MIN 和 SEC 是時間顯示，LED2[1]是顯示設置時間信號，LED[0]是顯示烹飪時間信號。從仿真波形中可看出，按下 RESET,所有信號復位為零，按下 TEST，顯像管顯示 8888，按下 SET_T 后 KEY 輸入有效，MIN 和 SEC 顯示輸入值，KEY 輸入完成并按下 SET_T，表示設置時間完成，再按下 START，開始烹飪并進行減法計數，MIN 和 SEC 顯示剩余時間，此時輸出 COOK 變為高電平。二、計時器模塊仿真波形計時器模塊仿真波形如下：圖 9 計時器模塊仿真波形圖圖中，LOAD 為高電平時讀取信號 DATA 的值，當 COOK 信號為高電平時，對DATA 的值進行減法計數，并在每個時鐘周期都輸出減法計數器的當前值。仿真結果與預先設定的電路功能相吻合。第六章 硬件調試經過軟件平臺上的編譯仿真，終于可以在硬件上進行調試。本次試驗所用的硬件平臺是 ACEX1K 系列的 EP1K30TC1443。在開發板上用到的第 3 個硬件模塊：4 個八段數碼管、3 個 LED、8 個按鍵。以下是模塊 3 的接線盒引腳分配：圖 11 接線盒引腳分配本次試驗為了觀察操作方便，數碼管用了第 4 個顯像管；LED 分別用了 DDD1；按鍵則 8 個全部使用。表 2 對應的鍵位功能鍵 8 RESET D8 LED2[1]鍵 7 SET_T D7 LED2[0]鍵 6 TEST D1 COOK鍵 5 START 顯像管 8 MIN1鍵 4 KEY[3] 顯像管 7 MIN0鍵 3 KEY[2] 顯像管 5 SEC1鍵 2 KEY[1] 顯像管 4 SEC0鍵 1 KEY[0] CLOCK0 CLK表 3 具體的引腳分配???? ? ??255。 ??255。 ??255。 ??255。 ??255。 ??255。 ??255。 ??255。 ?255。?6 ?5 ?4 ?3 ?2 ?1 ?0 ?255。 ?255。 ?255。 ?255。 ? ?255。 ?255。 ?255。? ? ??255。 ??255。 ??255。 ??255。 ??255。 ??255。 ??R ??255。 ???45678?? ??D ? ? ? ? ? ? ? ? ?1 ?2 ?3 ?4 ?5 ?6 ?7 ?8 ??? ???4 ???0 ???6 ???2 ???8 ???4 ???0 ???6 分配好引腳，下載程序到硬件之后就可以調試了。首先按下 TEST,顯示8888 則測試模式運行正常；按下 SET_T 設置時間，LED[1]亮，再輸入所學要的時間，再次按下 SET_T 關閉設置時間，LED[1]滅；按下 START,開始計時，LED[0]、COOK 亮，當時間回到 0000 時，燈全滅，完成試驗。總 結本次課程設計是微波爐控制器的 FPGA 實現，微波爐控制器系統可由三個電路模塊組成：狀態控制電路模塊 controller、數據裝載電路模塊 loader、計時器模塊 counter。在 QUARTUSII 上進行程序的編程、仿真，在編譯仿真通過后，最終在試驗箱調試成功，實現設計任務書所要求的指標。本次課程設計從收集資料到完成論文共歷時 2 個星期。在課程設計期間，在溫習舊知識的同時，還學習了許多新的東西，把他們運用到這次設計中，加深了對之前學到的知識的理解。通過此次設計，我收獲了很多關于 EDA 技術與VHDL 的知識。特別是 QUARTUS II 軟件的應用，從安裝到使用，在到對在仿真時遇到問題的解決，明白了理論是完美的，而實際仿真是會有延時、毛刺等問題，所以在仿真是如何設置時鐘也是值得好好考慮的。同時此次設計使我的動手能力提高了許多，能夠讓我在設計電路時，自己來解決碰到的問題，學會了怎樣去分析電路，怎樣把所學到的知識和實際相起來。但是由于在很多方面都沒有經驗，在設計中遇到了很多困難，今后將努力克服自己在完成課程設計過程中暴露出來的不足之處。致 謝本次課程設計是在廣西工學院信息與計算科學系的韋艷霞老師的悉心栽培和精心指導下完成的，在課程設計論文完成之際，向韋艷霞老師表示感謝！在設計的工程中，韋老師給予了我細心的指導和幫助。由于之前都有認真參與了前兩次的課程設計，前兩次課程設計的指導老師劉青正老師也同樣給予了細心的指導，讓我熟悉課程設計的過程，為這次課程設計能順利進行提供了基礎，所以在此我也謝謝劉老師。在此我還要感謝我的搭檔，我的搭檔是一個很細心的人，剛好彌補了我在細心這方面的不足，使我們能很快的順利完成這次課程設計。由于本人水平有限,加之時間倉促,設計中疏漏和錯誤之處在所難免,希望老師給予諒解，同時也希望老師加以批評和指正，使我在以后的學習和工作中取得更大的成績。參考文獻1. 潘松,黃繼業. EDA 技術實用教程(第二版)[M]. 北京:北京航空航天大學出版社,19902. 劉欲曉，方強， 技術與 VHDL 電路開發應用實踐[M].北京：電子工業出版社，20223. 譚會生， 技術綜合應用實例與分析[M].西安：西安電子科技.附錄一 原理圖附錄二 源程序 狀態控制電路的 VHDL 實現如下：LIBRARY IEEE。USE 。USE 。USE 。ENTITY controllor IS PORT( RESET:IN STD_LOGIC。 復位信號 KEY: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。輸入時間 SET_T:IN STD_LOGIC。 時間設置信號 START:IN STD_LOGIC。 開始烹調信號 TEST:IN STD_LOGIC。 顯示電路測試信號 CLK:IN STD_LOGIC。 時鐘脈沖 DONE:IN STD_LOGIC。 完成信號 COOK:OUT STD_LOGIC。 指示烹調狀態，提示計時器開始計數 LD_TEST:OUT STD_LOGIC。 指示數據裝載電路載入的用于測試的數據 LD_CLK:OUT STD_LOGIC。 指示數據裝載電路載入設置時間數據 DATA:OUT STD_LOGIC_VECTOR(15 DOWNTO 0)。16 位數據 LED_SET_T:OUT STD_LOGIC。 LED 顯示狀態 LD_DONE:OUT STD_LOGIC LED 顯示完成 )。END controllor。ARCHITECTURE rtl OF controllor ISTYPE STATES IS(IDLE,LAMP_TEST,SET_CLOCK,TIMER,DONE_MSG)。SIGNAL NXT,CUR:STATES。 2 個信號：下一狀態、當前狀態SIGNAL DATATMP:STD_LOGIC_VECTOR(15 DOWNTO 0)。 SIGNAL SET_T0: STD_LOGIC。 設置時間信號BEGIN PROCESS(CLK,RESET) 時鐘和復位的進程 BEGIN IF RESET=39。139。 THEN 復位時將 IDLE（顯示 0000）賦予當前狀態 CUR=IDLE。 ELSIF CLK39。EVENT AND CLK=39。139。 THEN CUR=NXT。 如果不是，遇到上邊沿則自動跳轉下一狀態 END IF。END PROCESS。 PROCESS(RESET,KEY) 復位和輸入的進程 BEGIN 可以讓輸入 4 位數字 顯示時間 IF RESET = 39。139。 THEN 復位時不論任何狀態數碼管都將顯示 0000 DATATMP