基于fpga的vhdl編寫的電子時(shí)鐘(編輯修改稿)

　

【文章內(nèi)容簡介】 end if。 end if。 disp=’1’。 elsif stop=’1’ and ok=’1’then down counting if a_sec=0 then if a_min=0 then if a_hour=0 then index=’1’。 disp=’0’。 else a_hour=a_hour 1。 a_min=59。 a_sec=59。 end if。 else a_min=a_min 1。 a_sec=59。 end if。 else a_sec=a_sec 1。 index=’0’。 disp=’1’。 end if。 else disp=’0’。  end if。 end if。 end process。 stop_sec=a_sec。 stop_min=a_min。 stop_hour=a_hour。 end arch。 在1Hz的觸發(fā)信號(hào)下，若撥動(dòng)開關(guān)stop=’1’，且按住調(diào)秒鍵sec_tune不放，則計(jì)時(shí)器定時(shí)一直到切換撥動(dòng)開關(guān)ok=’1’時(shí)，定時(shí)10秒鐘，接著自動(dòng)計(jì)時(shí)到0，再送出index=’1’的指針信號(hào)。信號(hào)仿真結(jié)果如圖46所示。圖4－6 i60bcd組件 為了計(jì)算方便，前面都以整數(shù)形式來處理時(shí)間，但在一般電路中，數(shù)值均以二進(jìn)制的形式存儲(chǔ)，所以需要設(shè)計(jì)一個(gè)查表程序來將秒數(shù)或分?jǐn)?shù)的0～59共60個(gè)整數(shù)轉(zhuǎn)換成二進(jìn)制編碼的十進(jìn)制（BCD）表示法，以便將來轉(zhuǎn)換成七段顯示器格式輸出。 i60bcd組件程序代碼 the ieee standard 1164 package, declares std_logic, rising_edge(), etc. library ieee。 use 。 use 。 use 。 entity i60bcd is port (interg : in integer range 0 to 59。interger number  ten : out std_logic_vector (3 downto 0) 。 decimal bit one : out std_logic_vector (3 downto 0) )。 ndividual bit end i60bcd。 architecture arch of i60bcd is begin process(interg) begin case interg is when 0|10|20|30|40|50 = one=0000。 when 1|11|21|31|41|51 = one=0001。 when 2|12|22|32|42|52 = one=0010。 when 3|13|23|33|43|53 = one=0011。 when 4|14|24|34|44|54 = one=0100。 when 5|15|25|35|45|55 = one=0101。 when 6|16|26|36|46|56 = one=0110。 when 7|17|27|37|47|57 = one=0111。 when 8|18|28|38|48|58 = one=1000。 when 9|19|29|39|49|59 = one=1001。 when others = one=1110。 end case。 case interg is when 0|1|2|3|4|5|6|7|8|9 = ten=0000。 when 10|11|12|13|14|15|16|17|18|19 = ten=0001。 when 20|21|22|23|24|25|26|27|28|29 = ten=0010。 when 30|31|32|33|34|35|36|37|38|39 = ten=0011。 when 40|41|42|43|44|45|46|47|48|49 = ten=0100。 when 50|51|52|53|54|55|56|57|58|59 = ten=0101。 when others = ten=1110。 end case。 end process。 end arch。 信號(hào)仿真結(jié)果如圖47所示。由圖47可知，當(dāng)輸入整數(shù)在0～59的范圍時(shí)，個(gè)位數(shù)與十位數(shù)的值均正確；而超出范圍時(shí)，個(gè)位數(shù)與十位數(shù)的值則顯示“E”以警告錯(cuò)誤。圖4－7 i24bcd組件 同理，設(shè)計(jì)一個(gè)查表程序來將小時(shí)數(shù)0～23共24個(gè)整數(shù)轉(zhuǎn)換成二進(jìn)制編碼的十進(jìn)制（BCD）表示，以便將來轉(zhuǎn)換成七段顯示器格式輸出。組件的程序代碼。 i24bcd組件程序代碼 the ieee standard 1164 package, declares std_logic, rising_edge(), etc. library ieee。 use 。 use 。 use 。 entity i24bcd is port (interg : in integer range 0 to 23。interger number ten : out std_logic_vector (3 downto 0) 。decimal bit one : out std_logic_vector (3 downto 0) )。 individual bit end i24bcd。 architecture arch of i24bcd is begin process(interg) begin case interg is when 0|10|20 = one=0000。 when 1|11|21 = one=0001。 when 2|12|22 = one=0010。  when 3|13|23 = one=0011。 when 4|14 = one=0100。 when 5|15 = one=0101。 when 6|16 = one=0110。 when 7|17 = one=0111。 when 8|18 = one=1000。 when 9|19 = one=1001。 when others = one=1110。 end case。 case interg is when 0|1|2|3|4|5|6|7|8|9 = ten=0000。 when 10|11|12|13|14|15|16|17|18|19 = ten=0001。 when 20|21|22|23 = ten=0010。 when others = ten=1110。 end case。 end process。 end arch。 信號(hào)仿真結(jié)果如圖48所示。由圖48可知，當(dāng)輸入整數(shù)在0～23的范圍時(shí)，個(gè)位數(shù)與十位數(shù)的值均正確；而超出范圍時(shí)，個(gè)位數(shù)與十位數(shù)的值則顯示“E”以警告錯(cuò)誤。圖4－8 bin2led組件 在一般電路中，數(shù)值均以二進(jìn)制的形式存儲(chǔ)與計(jì)算，但是要將其輸出至七段顯示器顯示時(shí)，則必須提供一個(gè)電路模塊專門將二進(jìn)制轉(zhuǎn)換成十進(jìn)制供輸出使用。此處我們以查表方式來設(shè)計(jì)轉(zhuǎn)換電路，使用并行語句with_select列出0～9等10種對(duì)照數(shù)值狀況。若為10及其以上的數(shù)字，則顯示錯(cuò)誤信息“E”。組件的程序代碼。  bin2led 組件程序代碼library ieee。 use 。 use 。 use 。 entity bin2led is port (bin : in std_logic_vector (3 downto 0)。 internal binary number led : out std_logic_vector (6 downto 0) )。 7_segments led display end bin2led。 architecture arch of bin2led is begin segment encoding 0 5 | | 1 6 4 | | 2 3 anode_mon 7_segment led with bin select led=1111001 when 0001,1 0100100 when 0010,2 0110000 when 0011,3 0011001 when 0100,4 0010010 when 0101,5 0000010 when 0110,6 1111000 when 0111,7 0000000 when 1000,8  0010000 when 1001,9 1000000 when 0000,0 0000110 when others。e for error display end arch。 信號(hào)仿真結(jié)果如圖49所示。七段顯示器可顯示0～9共10個(gè)數(shù)字，其他數(shù)字則顯示“E”，表示輸出錯(cuò)誤。 圖4－9 七段顯示器掃描輸出電路模塊（display） 為了節(jié)省6個(gè)七段顯示器顯示所需的電流消耗，我們將利用視覺暫留原理來讓七段顯示器輪流顯示。市面上賣的4個(gè)串聯(lián)在一起的四合一七段顯示器組，有7個(gè)端口a,b,c,d,e,f,g，另外4個(gè)電源引腳分別決定哪一個(gè)七段顯示器亮，另一只引腳接Vcc。因此將分與秒4個(gè)數(shù)字共享一組七段顯示器組，其中必須使用同步掃描電路，將各個(gè)數(shù)字的７個(gè)信號(hào)分別接至 a,b,c,d,e,f,g端口，同時(shí)觸發(fā)該數(shù)字所對(duì)應(yīng)的七段顯示器的電源引腳。視覺暫留原理要求每一數(shù)字在1s內(nèi)必須亮32次。換句話說，在(1/32)s內(nèi)，4個(gè)數(shù)字要輪流亮一次，故每一個(gè)數(shù)字最多可連續(xù)亮(1/128)s，然后等待(3/128)s后再亮一次，因此節(jié)省了3/4的電能消耗。視覺暫留效應(yīng)讓我們感覺到，相隔(1/32)s亮一次的燈似乎一直都亮著。同理，顯示小時(shí)的2個(gè)數(shù)字，仍然使用四合一七段顯示器組。只是放棄其中的2個(gè)七段顯示器不用即可。列出scan4組件的程序代碼。 scan4組件程序代碼 the ieee standard 1164 package, declares std_logic, rising_edge(), etc. library ieee。 use 。 use 。 use 。 entity scan4 is port (rst,clk : in std_logic。 a,b,c,d: in st