出租車計費器eda技術課程設計(編輯修改稿)

　

【文章內容簡介】 車計費器課程設計采用了兩個不同的頻率，一個是 1Hz和 10Hz 的時鐘脈沖。因為我要接的硬件電路時鐘是 1KHz 的時鐘，所以分別采用 100 分頻和 1000 分頻以得到 10Hz 和 1Hz 的時鐘，如圖 所示為100 分頻和 1000 分頻。 圖 等待時間 min1 min0 的波形 仿真 我是用 1KHz 的時鐘的 1000 分頻來作為秒信號的脈沖，再通過 60進制加 1計數器來得到等待時間分鐘的計數。如圖 所示，是 start=‘ 1’與stop=‘ 1’時等待時間才開始計時。 圖 里程計數的波形仿真 EDA 技術課程設計報告 8 當汽車啟動，并且沒有暫停等候時，即 start=‘ 1’且 stop=‘ 0’時里程計數器開始計數，一個里程脈沖 10m，一個里程脈沖是時鐘 clk 的 100分頻。 圖 里程計費的波形仿真 當汽車啟動，并且沒有暫停時，代表汽車在行駛中，小于 3公里時收起步價 3元，大于 3公里時 1元 /公里，根據波形仿真可以清楚的看到已經實現這個功能了。由于之前雖然有暫停，但是沒有達到 10分鐘，于是等待時間收費為 0。 圖 等待時間計費的波形仿真 當車啟動時，即會有起步價 3 元，每等候 10 分鐘收費 元，當剛剛啟動沒走夠 3公里就停下來等候時，計費器會在 3 元起步價的基礎上按照每十分鐘收費 元。由上圖可以看到當 cha1 加到超過十時，雖然會產生進位，但是 個位不會保留，導致數碼管無法顯示。 EDA 技術課程設計報告 9 圖 可以人工輸入的單價 通過使能端 enable0， enable1 的低電平輸入時，可以對公里單價 a，等待時間計費單價 b進行加一操作，從而得到單價可以通過人工輸入的功能。但是因為我只能實現完整的十進制加一計數器，當不定數值進行加 1以上的數值時會發生數據丟失的現象，所以我在計費模塊使用的是老師設定的固定單價。 開發板調試 圖 小于 3 公里時的計費 如圖 所示，前四位數碼管顯示的是收費金額（ 0~ 元），后四位數碼管顯示的是行駛公里數（ 0~ 公里），此時行駛了 公里，小于三公里，收起步價 元。 圖 行駛 公里后等待 11 分鐘的計費 如圖 所示，前四位數碼管顯示收費金額，第五位數碼管顯示等待時間計費單價 元 /10 分鐘。第六位數碼管顯示單價 1 元 /公里，第七八位數碼管顯示等待時間 11 分鐘，應按照 10 分鐘計費 元，加上如圖 所示EDA 技術課程設計報告 10 里程收費，總收費金額為 元 六、 設計體會與小結 這次為時兩周的 EDA 課程設計，讓我學到了很多，讓我對 EDA 與VHDL 語言有了從理論到實踐的升華，這次的出租車計費器我采用了分頻器，多種計數器，計算里程和計費總額用的是 BCD 碼十進制加一計數器，而等候時間計數則用的是 60 進制加法計數器，在這里要首先搞清，出租車計費器是由多個計數器，以及控制不同計費方式的控制信號來完成自動計費的，我們要理清思路，弄好算法，并且對各種計費方式所需要的控制信號要預期到，并在對的地方對其設置，在這里我多次利用了時序邏輯電路中不完整的 if 語句會構成鎖存器的概念，這樣我就可以在不同的計費方式的轉換的同時，將它們的計費值累加起來，構成最后的總收費金額。 一個課程設計可以考察我們對書本所學知識的掌握能力以及運用能力 ，并且我認為在課程設計中最重要的過程是調試過程。在前期，我在網上和圖書館收集了大量資料，并且自己構思了一整套算法結構，分模塊設計出了程序，并將其在 Quartus II 軟件 下進行編譯和仿真，時間和里程模塊能夠正確仿真出波形，里程計費也能仿真出結果，但是等待時間計費因為是用 BCD 碼加 5 計數器，當 timeout 脈沖為‘ 1’時會發生丟失數據，而在我連接到 FPGA 板子上時得到的現象也與我所仿真的結果是一致的。這說明我的代碼有錯，于是我又回頭去找問題所在，最后發現我的 timeout是在分鐘計數的高位加一時才產生 一個尖脈沖，而我的分鐘計數是由 60s產生一分鐘，因此整個 timeout 至少存在 60s,在此期間嗎，數據至少發生60 次加 5，導致數據丟失。這只是我整個課程設計過程中的問題之一，在將近兩周的課程設計時間內，我有將近一半以上的時間是反復調試并修改問題代碼，不斷的完善我的算法。 有些設計雖然在邏輯上成立，但 FPGA的硬件結構不能實現這種設計，比如多值驅動問題，上升下降沿問題， BCD比例乘法器問題等，在我們的試驗箱硬件條件下乘法和除法等稍微復雜點的都不能實現，導致許多比較直接簡便的算法我都不能用，要想其他方法實現其功能 。而且在設計過程中控制信號的設置尤其重要，要看清控制信號的控制時間與什么時候才讓控制信號有效。 在電路仿真的過程中總會出現一些問題，需要我們細心解決，所以這兩周下來，我對電路故障的排查能力有了很大的提高；再次，通過此次課程設計，我對設計所用到的軟件有了更加深刻地了解，這對我們以后的工作和學習的幫助都很有用處。 通過這次設計我們更加了解了 FPGA 的硬件結構，以后設計的時候要注意使用能實現的設計方式。 我們要因地制宜，根據給定的條件，設計最合適最簡便的方案，根據現有的硬件實現環境來設計算法，寫代碼。 EDA 技術課程設計報告 11 七、參考文獻 [1]于衛，周德芳，王茂祥 .現代數字電路與系統綜合實訓教程 .北京：北京郵電大學出版社， 2020 [2]楊剛，龍海燕 .現代電子技術： VHDL與數字系統設計 .北京：電子工業出版社， 2020 [3]孟慶海，張淵 .VHDL基礎及經典實例開發 .西安：西安交通大學出版社， 2020 [4]周潤景，圖雅，張麗敏 .基于 Quartus Ⅱ的 FPGA/CPLD 數字系統設計實例 .北京：電子工業出版社， 2020 [5]陳忠平，高金定，高見芳 .基于 Quartus Ⅱ的 FPGA/CPLD設計與實踐 .北京：電子工業出版社， 2020 [6]徐向民 .數字系統設計及 VHDL實踐 .北京：機械電子工業出版社， 2020 [7]徐少瑩，任愛鋒，石光明 .數字電路與 FPGA設計實驗教程 .西安：西安電子科技大學出版社， 2020 EDA 技術課程設計報告 12 八、附錄 library ieee。 use 。 use 。 entity taxi is port( start,clk,stop,enable0,enable1,en: in std_logic。clk,1khz,，開始 ,停止輸入 sel_out:out std_logic_vector (2 downto 0)。數碼管位選信號 seg:out std_logic_vector(6 downto 0)。段選信號 a,b:out std_logic_vector(3 downto 0)。里程單價和等候單價 cha0,cha1,cha2,cha3: out std_logic_vector(3 downto 0)。計費金額 min1,min0: out std_logic_vector(3