［精品］編碼器和譯碼器的設(shè)計(jì)［畢業(yè)論文，畢業(yè)設(shè)計(jì)］(編輯修改稿)

　

【文章內(nèi)容簡介】 ..0] D24_SEQ 劉寶 編碼器和譯碼器的設(shè)計(jì) 第 7 頁 共 16 頁 7 when others =o=XXXX。 end case。 end process。 4 系統(tǒng)仿真 八 三優(yōu)先編碼器仿真及分析 八 三優(yōu)先編碼器由 VHDL 程序?qū)崿F(xiàn)后，其仿真圖如圖 所示。 圖 八 三優(yōu)先編碼器功能時(shí)序 仿真圖 對(duì)其仿真圖進(jìn)行仿真分析： gs 為編碼輸出標(biāo)志， i為輸入信號(hào)組，它由 i7i0八個(gè)輸入信號(hào)組成。 a 為輸出信號(hào)組， 它由 a2a0 三個(gè)二進(jìn)制代碼輸出信號(hào)組成。 gs 為 1時(shí)候表 示輸出。當(dāng) i7為 1時(shí)，即輸入為： 1*******時(shí)，輸出 111，當(dāng) i7為 0時(shí)，輸出由優(yōu)先級(jí)僅次于 i7 的 i6 決定，即輸入為： 01******時(shí)，輸出 110，緊接著依次類推，分別得出輸入為： 001*****時(shí)，輸出 101，輸入為： 0001****時(shí)，輸出 100，輸入為 00001***時(shí)，輸出為 011，輸入為 000001**時(shí)，輸出 010，輸入為 0000001*時(shí)，輸出 001，輸入為 00000001 時(shí)，輸出為 000。 八 三優(yōu)先編碼器 的引腳分配如表 表 三優(yōu)先編碼器 器下載板芯片引腳對(duì)照表 gs i0 i1 i2 i3 i4 i5 i6 i7 EPF8282 P72 P01 P02 P03 P04 P06 P07 P08 P09 EPF10K10 P73 P03 P05 P06 P07 P08 P09 P10 P11 a0 a1 a2 EPF8282 P55 P56 P57 EPF10K10 P53 P54 P58 劉寶 編碼器和譯碼器的設(shè)計(jì) 第 8 頁 共 16 頁 8 三 八譯碼器仿真及分析 三 八譯碼器由 VHDL 程序?qū)崿F(xiàn)后，其仿真圖如圖 所示 ： 圖 三 八譯碼器功能時(shí)序 仿真圖 對(duì)其仿 真圖進(jìn)行仿真分析： cs 譯碼輸出標(biāo)志， datain 為輸入信號(hào)組，它由datain[2]datain[0]三個(gè)二進(jìn)制代碼輸入信號(hào)組成。 Dataout 為輸出信號(hào)組， 它由dataout[7]dataout[0]八個(gè)輸出信號(hào)組成。 cs 為 1 時(shí)候表示輸出。當(dāng)輸入為： 111 時(shí)，譯碼后為指定的狀態(tài)，即輸出 10000000，緊接著依次類推，當(dāng)輸入為： 110 時(shí)，輸出輸出 01000000，當(dāng)輸入為 101 時(shí)，輸出 00100000，當(dāng)輸入為 100 時(shí)，輸出 00010000，輸入 011時(shí)，輸出為 00001000，輸入為 010時(shí)，輸出 00000100，輸入為 001時(shí)，輸出 00000010，輸入為 000 時(shí)，輸出為 00000001。 二 四譯碼器仿真及分析 二 四譯碼器由 VHDL 程序?qū)崿F(xiàn)后，其仿真圖如圖 所示 ： 圖 二 四譯碼器功能時(shí)序 仿真圖 對(duì)其仿真圖進(jìn)行仿真分析： i為輸入信號(hào)組，它由 i[1]i[0]兩個(gè)二進(jìn)制代碼輸入信號(hào)組成。 o為輸出信號(hào)組， 它由 o[3]o[0]四個(gè)輸出信號(hào)組成。當(dāng)輸入為： 11 時(shí)，譯碼后為指定的狀態(tài)，即輸出 1000，緊接著依次類推，當(dāng)輸入為： 10 時(shí)，輸出輸出 0100，當(dāng)輸入為 01時(shí)，輸出 0010，當(dāng)輸入為 00 時(shí)，輸出 0001。 劉寶 編碼器和譯碼器的設(shè)計(jì) 第 9 頁 共 16 頁 9 二 四譯碼器的引腳分配如表 所示： 表 二 四譯碼器下載板芯片引腳對(duì)照表 i0 i1 o0 o1 o2 o3 EPF8282 P01 P02 P55 P56 P57 P58 EPF10K10 P03 P05 P53 P54 P58 P59 劉寶 編碼器和譯碼器的設(shè)計(jì) 第 10 頁 共 16 頁 10 結(jié)束語 通過 兩 星期的緊張工作， 最后 完成了我的設(shè)計(jì)任務(wù) —— 基于 VHDL 編碼器和譯碼器的 設(shè)計(jì) 。通過本次課程設(shè)計(jì)的學(xué)習(xí)，我深深的體會(huì)到設(shè)計(jì)課的重要性和目的性所在。本次設(shè)計(jì)課不僅僅培養(yǎng)了我們 實(shí)際操作能力，也培養(yǎng)了我們靈活運(yùn)用課本知識(shí)，理論聯(lián)系實(shí)際，獨(dú)立自主的進(jìn)行設(shè)計(jì)的能力。它不僅僅是一個(gè)學(xué)習(xí)新知識(shí)新方法的好機(jī)會(huì)，同時(shí)也是對(duì)我所學(xué)知識(shí)的一次綜合的檢驗(yàn)和復(fù)習(xí)，使我明白了自己的缺陷所在，從而查漏補(bǔ)缺。 希望學(xué)校以后多安排一些類似的實(shí)踐環(huán)節(jié)，讓同學(xué)們學(xué)以致用。 在設(shè)計(jì)中要求我要有耐心和毅力，還要細(xì)心，稍有不慎，一個(gè)小小的錯(cuò)誤就會(huì)導(dǎo)致結(jié)果的不正確，而對(duì)錯(cuò)誤的檢查要求我要有足夠的耐心，通過這次設(shè)計(jì)和設(shè)計(jì)中遇到的問題，也積累了一定的經(jīng)驗(yàn)，對(duì)以后從事集成電路設(shè)計(jì)工作會(huì)有一定的幫助。在應(yīng)用VHDL 的過程中讓我真正 領(lǐng)會(huì)到了 其在電路設(shè)計(jì)上的優(yōu)越性。用 VHDL 硬件描述語言的形式來進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活，利用 EDA 軟件進(jìn)行編譯優(yōu)化仿真極大地減少了 電路 設(shè)計(jì)時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開發(fā)成本，這種設(shè)計(jì)方法必將在未來的數(shù)字系統(tǒng)設(shè)計(jì)中發(fā)揮越來越重要的作用。 劉寶 編碼器和譯碼器的設(shè)計(jì) 第 11 頁 共 16 頁 11 致謝 本設(shè)計(jì) 是在肖曉麗老師的精心指導(dǎo)和嚴(yán)格要求下 完成 的 ，從課題選擇到具體設(shè)計(jì)和調(diào)試， 都 得到 肖 老師的悉心指導(dǎo) ， 無不凝聚著 肖 老師的心血和汗水， 她多次為我指點(diǎn)迷津，幫助我開拓設(shè)計(jì)思路，精心點(diǎn)撥、熱忱鼓勵(lì)。她淵博的知識(shí)、開闊的視野和敏銳的思維給了我深深的啟迪。通過這次課程設(shè)計(jì)我從 肖 老師那學(xué)到不少有用的知識(shí)，也積累了一定的 電路設(shè)計(jì)的 經(jīng)驗(yàn)。 最后 非常感謝 肖曉麗 老師對(duì)我的指導(dǎo)與大力的幫助。 劉寶 編碼器和譯碼器的設(shè)計(jì) 第 12 頁 共 16 頁 12 參考文獻(xiàn) [1] 楊剛 ,龍海燕 .現(xiàn)代電子技術(shù) VHDL 與數(shù)據(jù)系統(tǒng)設(shè)計(jì) .北京 :電子工業(yè)出版社 ,2021 [2] 黃仁欣 .EDA 技術(shù)實(shí)用教程 .北京 :清華大學(xué)出版社 ,2021 [3］潘松 .VHDL 實(shí)用教程 [M].成都 :電子科技大學(xué)出版社 ,2021 劉寶 編碼器和譯碼器的設(shè)計(jì) 第 13 頁 共 16 頁 13 附錄 三優(yōu)先編碼器 的 VHDL 程序代碼 ： 程序名： library ieee。 use 。 entity priority is port(i:in bit_vector(7 downto 0)。 a:out bit_vector(2 downto 0)。 gs:out bit)。編碼輸出標(biāo)志 end priority。 architecture a of priority is begin process(i) begin gs=39。139。 a=100。 if i(7)=39。139。then a=111。 elsif i(6)=39。139。then a=110。 elsif i(5)=39。139。then a=101。 elsif i(4)=39。139。then a=100。