八路競(jìng)賽搶答器課程設(shè)計(jì)(編輯修改稿)

　

【文章內(nèi)容簡(jiǎn)介】 地引腳 (3 個(gè) ),8086CPU 采用單一的 +5V 電源，但有兩個(gè)接地 引腳。 AD15— AD0（ Address Data Bus） :地址 /數(shù)據(jù)復(fù)用信號(hào)輸入 /輸出引腳 (16個(gè) ),分時(shí)輸出 低 16 位地址信號(hào)及進(jìn)行數(shù)據(jù)信號(hào)的輸入 /輸出。 A19/s6— A15/s3（ Address Status Bus） :地址 /狀態(tài)復(fù)用信號(hào)輸出引腳 (4個(gè) ),分時(shí)輸出 地址的高 4 位及狀態(tài)信息，其中 s6為 0用以指示 8086CPU 當(dāng)前與總線(xiàn)連通； s5 為 1 表明 8086/8088CPU 可以響應(yīng)可屏蔽中斷； s s3共有四個(gè)組態(tài)，用以指明當(dāng)前 使用的段寄存器，如表 95所示， 00— ES， 01武漢理工大學(xué)《微機(jī)原理與接口技術(shù)》課程設(shè)計(jì) 第 11 頁(yè) — SS， 10— CS， 11— DS。 NMI(NonMaskable Interrupt)、 INTR（ Interrupt Request） :中斷請(qǐng)求信號(hào)輸入引腳 (2)，引入中斷源向 CPU 提出的中斷請(qǐng)求信號(hào)，高電平有效，前者為非屏蔽中斷請(qǐng)求，后者為 可屏蔽中斷請(qǐng)求信號(hào)。 RD （ Read） :讀控制輸出信號(hào)引腳 (1)，低電平有效，用以指明要執(zhí)行一個(gè)對(duì)內(nèi)存單元或 I/O 端口的讀操作，具體是讀內(nèi)存單元，還是讀 I/O端口，取決于 IOM/ 控制信號(hào)。 CLK/(Clock）：時(shí)鐘信號(hào)輸入引腳 (1)，時(shí)鐘信號(hào)的方波信號(hào)，占空比約為 33%，即 1/3 周期為高電平， 2/3 周期為底電平， 8086/8088 的時(shí)鐘頻率（又稱(chēng)為主頻）為 ，即從該引腳輸入的時(shí)鐘信號(hào)的頻率為 。 Reset(Reset):復(fù)位信號(hào)輸入引腳 (1)，高電平有效。 8088/8086CPU 要求復(fù)位信號(hào)至少維持 4 個(gè)時(shí)鐘周期才能起到復(fù)位的效果，復(fù)位信號(hào)輸入之后， CPU結(jié)束當(dāng)前操作，并對(duì)處理器的標(biāo)志寄存器、 IP、 DS、 SS、 ES 寄存器及指令隊(duì)列進(jìn)行清零操作，而將 CS 設(shè)置為 0FFFFH。 READY（ Ready） :“準(zhǔn)備好”狀態(tài)信號(hào)輸入引腳 (1)，高電平有效，“ Ready”輸入引腳接收來(lái)自于內(nèi)存單元或 I/O 端口向 CPU 發(fā)來(lái)的“準(zhǔn)備好”狀態(tài)信號(hào)，表明內(nèi)存單元或 I/O 端口已經(jīng)準(zhǔn)備好進(jìn)行讀寫(xiě)操作。該信號(hào)是協(xié)調(diào) CPU與內(nèi)存單元或 I/O 端口之間進(jìn)行信息傳送的聯(lián)絡(luò)信號(hào)。 TEST (Test):測(cè)試信號(hào)輸入引腳 (1)，低電平有效 ,TEST 信號(hào)與 WAIT 指令結(jié)合起來(lái)使用， CPU 執(zhí)行 WAIT 指令后，處于等待狀態(tài)，當(dāng) TEST 引腳輸入低電平時(shí)，系統(tǒng)脫離等待狀態(tài)，繼續(xù)執(zhí)行被暫停執(zhí)行的指令。 MN/MX（ Minimum/Maximum Model Control）最小 /最大模式設(shè)置信號(hào)輸入引腳 (1)，該輸入引腳電平的高、低決定了 CPU 工作在最小模式還是最大模式，當(dāng)該引腳接 +5V 時(shí)， CPU 工作于最小模式下，當(dāng)該引腳接地時(shí)， CPU 工作于最大模式下。 1 BHE /S7（ Bus High Enable/Status） :高 8 位數(shù)據(jù)允許 /狀態(tài)復(fù)用信號(hào)輸出引腳 (1)，輸出。分時(shí)輸出 BHE 有效信號(hào)，表示高 8 為數(shù)據(jù)線(xiàn) D15— D8上的數(shù)武漢理工大學(xué)《微機(jī)原理與接口技術(shù)》課程設(shè)計(jì) 第 12 頁(yè) 據(jù)有效和 S7 狀態(tài)信號(hào) ， 但 S7未定義任何實(shí)際意義。 利用 BHE 信號(hào)和 AD0信號(hào)，可知系統(tǒng)當(dāng)前的操作類(lèi)型，具體規(guī)定見(jiàn)表 22所示。 表 22 BHE 和 A0 的代碼組合和對(duì)應(yīng)的操作 BHE A0 操作 所用數(shù)據(jù)引腳 0 0 從偶地址單元開(kāi)始讀 /寫(xiě)一個(gè)字 AD15 ~ AD0 0 1 從奇地址單元或端口讀 /寫(xiě)一個(gè)字節(jié) AD15 ~ AD8 1 0 從偶地址單元或端口讀 /寫(xiě)一個(gè)字節(jié) AD7 ~ AD0 1 1 無(wú)效 0 1 從奇地址開(kāi)始讀 /寫(xiě)一個(gè)字 (在第一個(gè)總線(xiàn)周期將低 8 位數(shù)據(jù)送到 AD15 ~AD8，下一個(gè)周期將高 8位數(shù)據(jù)送到 AD7 ~AD0 ) AD15 ~ AD0 1 0 在 8088 系統(tǒng)中，該引腳為 0SS ，用來(lái)與 RDT/ 、 IOM/ 一起決定 8088 芯片當(dāng)前總線(xiàn)周期的讀寫(xiě)操作，如表 23 所示。 表 23 總線(xiàn)周期讀寫(xiě)操作組合 IOM/ RDT/ 0SS 性能 1 0 0 中斷響應(yīng) 1 0 1 讀 I/O端口 1 1 0 寫(xiě) I/O端口 1 1 1 暫停（ Halt） 0 0 0 取指令操作碼 0 0 1 讀存儲(chǔ)器 0 1 0 寫(xiě)存儲(chǔ)器 0 1 1 無(wú)源 最小模式下的 2431 引腳 當(dāng) 8086CPU 的 XMMN/ 引腳固定接 +5V 時(shí)， CPU 處于最小模式下，這時(shí)候剩余的 24— 31 共 8個(gè)引腳的名稱(chēng)及功能如下： 武漢理工大學(xué)《微機(jī)原理與接口技術(shù)》課程設(shè)計(jì) 第 13 頁(yè) INTA （ Interrupt Acknowledge）中斷響應(yīng)信號(hào)輸出引腳 (1)，低電平有效，該引腳是 CPU 響應(yīng)中斷請(qǐng)求后，向中斷源發(fā) 出的認(rèn)可信號(hào)，用以通知中斷源，以便提供中斷類(lèi)型碼，該信號(hào)為兩個(gè)連續(xù)的負(fù)脈沖。 ALE（ Address Lock Enable） :地址鎖存允許輸出信號(hào)引腳 (1)，高電平有效， CPU 通過(guò)該引腳向地址鎖存器 8282/8283 發(fā)出地址鎖存允許信號(hào)，把當(dāng)前地址 /數(shù)據(jù)復(fù)用總線(xiàn)上輸出的是地址信息，鎖存到地址鎖存器 8282/8283 中去。 注意： ALE 信號(hào)不能被浮空。 DEN （ Data Enable） :數(shù)據(jù)允許輸出信號(hào)引腳，低電平有效，為總線(xiàn)收發(fā)器 8286 提供一個(gè) 控制信號(hào)，表示 CPU 當(dāng)前準(zhǔn)備發(fā)送或接收一項(xiàng)數(shù)據(jù)。 RDT/ （ Data Transmit/Receive） :數(shù)據(jù)收發(fā)控制信號(hào)輸出引腳 (1)，CPU 通過(guò)該引腳發(fā)出控制數(shù)據(jù)傳送方向的控制信號(hào)，在使用 8286/8287 作為數(shù)據(jù)總線(xiàn)收發(fā)器時(shí)， RDT/ 信號(hào)用以控制數(shù)據(jù)傳送的方向，當(dāng)該信號(hào)為高電平時(shí)，表示數(shù)據(jù)由 CPU經(jīng)總線(xiàn)收發(fā)器 8286/8287 輸出，否則，數(shù)據(jù)傳送方向相反。 MIO/ （ Memory/Input amp。Output） : 存儲(chǔ)器 /I/O 端口選擇信號(hào)輸出引腳 (1),這是 CPU 區(qū)分進(jìn)行存儲(chǔ)器訪(fǎng)問(wèn)還是 I/O 訪(fǎng)問(wèn)的輸出控制信號(hào)。當(dāng)該引腳輸出高電平 時(shí)，表明 CPU 要進(jìn)行 I/O 端口的讀寫(xiě)操作，低位地址總線(xiàn)上出現(xiàn)的是 I/O 端口的地址；當(dāng)該引腳輸出低電平時(shí)，表明 CPU 要進(jìn)行存儲(chǔ)器的讀寫(xiě)操作，地址總線(xiàn)上出現(xiàn)的是訪(fǎng)問(wèn)存儲(chǔ)器的地址。 WR (Write): 寫(xiě)控制信號(hào)輸出引腳 (1)，低電平有效，與 MIO/ 配合實(shí)現(xiàn)對(duì)存儲(chǔ)單 元、 I/O 端口所進(jìn)行的寫(xiě)操作控制。 HOLD(Hold Request): 總線(xiàn)保持請(qǐng)求信號(hào)輸入引腳 (1)，高電平有效。這是系統(tǒng)中的其它總線(xiàn)部件向 CPU 發(fā)來(lái)的總線(xiàn)請(qǐng)求信號(hào)輸入引腳。 HLDA（ Hold Acknowledge） :總線(xiàn)