基于fpga的16qam調制解調電路設計畢業設計論文-資料下載頁

【導讀】有線電視傳輸、數字視頻廣播衛星通信等領域也都得到廣泛應用。利用率高，不僅如此，QAM的星座點比PSK的星座點更分散，星座點之間的距離因此更大，所以能提供更好的傳輸性能。軟件的Simulink仿真平臺實現了16QAM調制解調系統的建立及實驗驗證。統的串并轉換、差分和星座映射、DDS和加法器等關鍵模塊。關于載波信號發生器的設計，本文釆取傳統DDS采用的正弦查表來實現DDS中相位幅度的轉換。計的正確性，為下一步的硬件實現打下了很好的基礎。后對各系統組成模塊分析與仿真之后提出基于FPGA的16QAM調制與解調的總體設計方案。最后用Verilog語言編寫程序完成了整個系統的仿真，并對編好的程序其進行了編譯調試。

　　

【正文】 ssignal}。 always @ (posedge clk_dds or posedge rst) begin if(rst) begin csignal = 0。 ssignal = 0。 end else begin case(data) 439。b0000: begin //2cos2sin csignal[16:1] = ~cosine[15:0]。 csignal[0] = 0。 ssignal[16:1] = ~sine[15:0]。 ssignal[0] = 0。 end 439。b0001: begin // 2cossin csignal[16:1] = ~cosine[15:0]。 csignal[0] = 0。 ssignal[16] = ~sine[15]。 ssignal[15:0] = ~sine[15:0]。 end 439。b0010: begin // 2cos+2sin csignal[16:1] = ~cosine[15:0]。 重慶郵電大學本科畢業設計（論文） 18 csignal[0] = 0。 ssignal[16:1] = sine[15:0]。 ssignal[0] = 0。 end 439。b0011: begin // 2cos+sin csignal[16:1] = ~cosine[15:0]。 csignal[0] = 0。 ssignal[16] = sine[15]。 ssignal[15:0] = sine[15:0]。 end 439。b0100: begin // cos2sin csignal[16] = ~cosine[15]。 csignal[15:0] = ~cosine[15:0]。 ssignal[16:1] = ~sine[15:0]。 ssignal[0] = 0。 end 439。b0101: begin // cossin csignal[16] = ~cosine[15]。 csignal[15:0] = ~cosine[15:0]。 ssignal[16] = ~sine[15]。 ssignal[15:0] = ~sine[15:0]。 end 439。b0110: begin// cos+2sin csignal[16] = ~cosine[15]。 csignal[15:0] = ~cosine[15:0]。 ssignal[16:1] = sine[15:0]。 ssignal[0] = 0。 end 439。b0111: begin // cos+sin csignal[16] = ~cosine[15]。 csignal[15:0] = ~cosine[15:0]。 ssignal[16] = sine[15]。 ssignal[15:0] = sine[15:0]。 end 439。b1000: begin // 2cos2sin csignal[16:1] = cosine[15:0]。 csignal[0] = 0。 ssignal[16:1] = ~sine[15:0]。 ssignal[0] = 0。 end 439。b1001: begin // 2cossin csignal[16:1] = cosine[15:0]。 csignal[0] = 0。 ssignal[16:1] = ~sine[15:0]。 重慶郵電大學本科畢業設計（論文） 19 ssignal[0] = 0。 end 439。b1010: begin //2cos+2sin csignal[16:1] = cosine[15:0]。 csignal[0] = 0。 ssignal[16:1] = sine[15:0]。 ssignal[0] = 0。 end 439。b1011: begin // 2cos+sin csignal[16:1] = cosine[15:0]。 csignal[0] = 0。 ssignal[16] = sine[15]。 ssignal[15:0] = sine[15:0]。 end 439。b1100: begin // cos2sin csignal[16] = cosine[15]。 csignal[15:0] = cosine[15:0]。 ssignal[16:1] = ~sine[15:0]。 ssignal[0] = 0。 end 439。b1101: begin // cossin csignal[16] = cosine[15]。 csignal[15:0] = cosine[15:0]。 ssignal[16] = ~sine[15]。 ssignal[15:0] = ~sine[15:0]。 end 439。b1110: begin // cos+2sin csignal[16] = cosine[15]。 csignal[15:0] = cosine[15:0]。 ssignal[16:1] = sine[15:0]。 ssignal[0] = 0。 end 439。b1111: begin // cos+sin csignal[16] = cosine[15]。 csignal[15:0] = cosine[15:0]。 ssignal[16] = sine[15]。 ssignal[15:0] = sine[15:0]。 end default: begin csignal = 0。 ssignal = 0。 end 重慶郵電大學本科畢業設計（論文） 20 endcase end end dds ddsqam( .data(addra), .en(en), .reset(rst), .clk(clk_dds), .sine(sine), .cose(cosine) )。 Endmodule ///////////////////////////////////////////////////////////////// module dds(data, en, clk, reset, sine, cose)。 /// DDS 模塊 input [31 : 0] data。 //頻率控制字 input en。 //頻率控制字寫使能 input clk。 input reset。 output signed[15 : 0] sine。 //正弦信號輸出 output signed[15 : 0] cose。 //余弦信號輸出 reg [31 : 0] ADD_A。 //正弦波產生模塊的相位累加器 reg [31 : 0] ADD_B。 //余弦波產生模塊的相位累加器 reg signed [15 : 0] cose_DR。 //余弦波的查找表地址 reg signed [15 : 0] sine_DR。 wire [31 : 0] data。 //頻率控制字 wire [9 : 0] ROM_A。 wire signed [15 : 0] cose_D。 wire signed [15 : 0]sine_D。 assign cose = cose_DR。 assign sine = sine_DR。 assign ROM_A = ADD_B[31 : 22]。 begin if(reset) //系統初始化時 ,默認的頻率控制字為 0 ADD_A = 0。 else if(en) ADD_A = data。 else ADD_A = ADD_A 。 end always @ (posedge clk or posedge reset) begin if(reset) 重慶郵電大學本科畢業設計（論文） 21 ADD_B = 0。 else ADD_B = ADD_B + ADD_A。 //ADD_B 為累加的結果 end always @ (posedge clk or posedge reset) begin if(reset) cose_DR = 0。 else cose_DR = cose_D。 end always @ (posedge clk or posedge reset) begin if(reset) sine_DR = 0。 else sine_DR = sine_D。 end //調用兩個 ROM，存儲著正余弦波形一個周期的數值。 rom_cose cose1( .addra(ROM_A), .clka(clk), .douta(cose_D))。 rom_sine sine1( .addra(ROM_A), .clka(clk), .douta(sine_D))。 endmodule module rom_sine( //產生 sin 信號模塊 addra, clka, douta)。 input clka。 input [9:0] addra。 output [15:0] douta。 reg signed[15:0] douta。 always @(posedge clka) begin case(addra) 1039。d 1 : douta= 1639。d 1 。 1039。d 2 : douta= 1639。d 1 。 1039。d 3 : douta= 1639。d 2 。 ………………………… 重慶郵電大學本科畢業設計（論文） 22 endcase end endmodule module rom_cose( //產生 cos 信號模塊 addra, clka, douta)。 input clka。 input [9:0] addra。 output [15:0] douta。 reg signed[15:0] douta。 always @(posedge clka) begin case(addra) 1039。d 0 : douta=1639。d1 。 1039。d 1 : douta=1639。d1 。 1039。d 2 : douta=1639。d2 。 1039。d 3 : douta=1639。d3 。 1039。d 4 : douta=1639。d3 。 ………………………… endcase end endmodule 第四節 差分編碼和星座映射模塊 在本模塊，同樣根據調制方式不同，選用不同位的數據來進行處理。由于幾乎都采用相干檢測的方式進行解調，因此在解調端載波恢復存在著 4 個相位穩定點，即提取的相干載波可能與接收信號載波有 4 種相位關系，稱作 4 重相位模糊度舊 3。部分差分編碼能消除 4 重相位模糊度對解調的影響。而部分差分編碼相對于全差分編碼由于減少了差分編碼的 bit 數。因而減少了誤碼擴散，