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[工程科技]第20章集成組合邏輯電路-資料下載頁(yè)

2026-02-09 01:21本頁(yè)面

　　

【正文】這就有效地提高加法運(yùn)算速度。 5. 加法器的應(yīng)用 1）構(gòu)成減法運(yùn)算、乘法運(yùn)算和除法運(yùn)算等。 2）實(shí)現(xiàn)邏輯設(shè)計(jì)和代碼轉(zhuǎn)換數(shù)值比較器以四位數(shù)值比較器為例加以說(shuō)明四位數(shù)值比較器電路符號(hào) 比較的原則是：高位優(yōu)先的原則，高位大肯定大，高位小肯定小，高位相等時(shí)才比較下一位，依次比較。更多位的比較時(shí)，應(yīng)通過(guò)四位比較器實(shí)現(xiàn)擴(kuò)展，如二個(gè)四位比較后實(shí)現(xiàn)一個(gè)八位比較。存儲(chǔ)器半導(dǎo)體存儲(chǔ)器是一種大量存放二進(jìn)制信息的大規(guī)模集成電路。有只讀存儲(chǔ)器（ ROM)和隨機(jī)存取存儲(chǔ)器（ RAM)兩種。 RAM 它能隨時(shí)存入數(shù)據(jù)和讀出其中的信息。主要靠電路內(nèi)部的存儲(chǔ)單元，其存儲(chǔ)單元有靜態(tài)存儲(chǔ)單元（ SRAM)和動(dòng)態(tài)存儲(chǔ)單元 (DRAM)兩種。 RAM的電路結(jié)構(gòu)如圖所示。主要由存儲(chǔ)矩陣、地址譯碼器和讀 /寫(xiě)控制電路三部分組成。存儲(chǔ)矩陣 → 由大量的存儲(chǔ)單元組成，它按字 (Word)和位（ Bit)方式構(gòu)成矩陣，一個(gè)存儲(chǔ)單元存放著一位二進(jìn)制信息。一個(gè)字中包含的存儲(chǔ)單元數(shù)稱為字長(zhǎng)。 RAM的存儲(chǔ)容量 =字?jǐn)?shù) 字長(zhǎng)，有 64K、512K等。 RAM中的數(shù)據(jù)按字節(jié)（一字節(jié)=8位）進(jìn)行讀 /寫(xiě)操作。 RAM的存儲(chǔ)單元是一種觸發(fā)器電路，所以，電路一旦斷電，信息全無(wú)，恢復(fù)供電后，原信息也不能還原。地址譯碼器對(duì)地址碼進(jìn)行譯碼，以便選中地址對(duì)應(yīng)的存儲(chǔ)單元，對(duì)該單元的信息進(jìn)行讀出或是寫(xiě)入新信息操作。 n根地址線就有 2n個(gè)字。 ROM ROM中的數(shù)據(jù)預(yù)先寫(xiě)入，然后只供讀出操作。所以，其中的信息可以長(zhǎng)期保存，斷電后數(shù)據(jù)也不會(huì)丟失。按 ROM中數(shù)據(jù)的寫(xiě)入方式可分：掩膜ROM、 PROM、 EPROM、 E2PROM幾種。 EPROM是紫外線擦除，改寫(xiě)其中的信息； E2PROM是電可擦除改寫(xiě)內(nèi)容。 ROM中存放數(shù)據(jù)的單元，不是觸發(fā)器，而是一種組合電路。可編程邏輯陣列 PLA 可編程邏輯陣列中的“與陣列”和“或陣列”都是可編程的。 PLA中，其與陣列（譯碼電路）的編程結(jié)果，可能是最小項(xiàng)，可能是與項(xiàng)，則當(dāng)輸入變量為 n時(shí)， PLA中的輸出與項(xiàng)（字線 → 譯碼器輸出）小于 2n個(gè) 。 PLA的與陣產(chǎn)生一個(gè)個(gè)的與項(xiàng)，經(jīng)或陣后輸出一個(gè)個(gè)的與或表達(dá)式，如編程后的電路圖所示。三個(gè)輸出邏輯式為 CBCBL ??0BCCBL ??1ABCCBACBACBAL ????2例 206 試設(shè)計(jì)一個(gè)將 8421BCD碼轉(zhuǎn)為余三碼的邏輯電路。解：余三碼 L3L2L1L0與 8421BCD碼A3A2A1A0總是相差 0011。因此，將8421BCD碼作為輸入，余三碼作為輸出，輸出邏輯表達(dá)式可寫(xiě)為： L3L2L1L0 =A3A2A1A0+0011 由于輸出與輸入僅差一個(gè)常數(shù)，自然用加法器實(shí)現(xiàn)該設(shè)計(jì)最簡(jiǎn)單。用 4位二進(jìn)制加法器 74LS283的一組輸入端 A3～ A0接 8421BCD碼，另一組輸入端 B3～ B0接二進(jìn)制數(shù) 0011，則輸出 S3～ S0即為余三碼。畫(huà)邏輯圖如圖所示。

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