數(shù)字電子技術基礎課后習題解答(一到三章張克農-資料下載頁

【導讀】①10010110；②11010100；③0101001；④；⑤；⑥。①19；②64；③105；④1989；⑤；⑥。①125；②625；③；④。①4F；②AB；③8D0；④9CE。①9；②24；③89；④365。在下列邏輯運算中，哪個或哪些是正確的？②若1+A=B，則A+AB=B運算錯誤。若XY=YZ，設X=1、Y=0、Z=0，有XY=YZ，但X?[證明]①[方法1]列真值表如表題所示，可以證明))((CABABCA????一般再寫成與或式，如何簡便寫出最簡與或式？寫出圖題所示邏輯電路的表達式，并列出該電路的真值表。一個對四個邏輯變量進行判斷的邏輯電路。變量中有奇數(shù)個1出現(xiàn)時，輸出為1；其它情況，輸出為0。

　　

【正文】 X3 74LS251 L D0 D1 D2 D3 Y D4 D5 D6 D7 A0 A1 A2 EN X2 X1 X0 X3 24 令 A3A2A1A0=DCBA，將譯碼器的輸出 2Y 、 5Y 、 7Y 、 8Y 、 10Y 、 12Y 、 15Y 接 8 輸入與非門 7430 的七個輸入，另一個接 1，則 7430 的輸出即為函數(shù) F。 試選擇如下器件設計一個邏輯電路，當 X2X1X05 時，電路輸出為 1，否則輸出為 0。 ⑴ 比較器； ⑵ 加法器； ⑶ MUX； ⑷ 3?8 譯 碼器。 [解 ]根據題目要求寫出邏輯真值表如表題 。 (1) 用 4 位 比較器 74LS85 實現(xiàn)電路 令 A3A2A1A0 = 0X2X1X0， B3B2B1B0 = 0101， 則 YAB =L。 (2) 用 4 位加法器 74LS83 實現(xiàn)電路 令 A3A2A1A0=0X2X1X0， B3B2B1B0=1010， 則 CO =L。 (3) 用輸出為高電平有效的 8 選 1MUX74LS251 實現(xiàn)電路 。 由于 8 選 1MUX 輸出 ?? )7,6(mL ，可令 A2A1A0=X2X1X0、 D6=D7= D0~D5=0 即可。 若用 4 選 1MUX 74LS153 實現(xiàn) 將函數(shù)改寫為： 012020)7,6( XXXXXXmL ??? ? ， 令 A1A0=X1X0， D3=D2=X2， D1=D0=0。 (4) 用輸出為低電平有效的 38 線譯碼器 74LS138 實現(xiàn) 由于 76)7,6( mmmL ??? ? ，可令 A2A1A0= X2X1X0，將對應的 m m7 輸出接 一雙輸入與非門 7400 即可。 設計一個多輸出組合邏輯電路，其輸入為 8421 BCD 碼，其輸出定義為 (1) L1：檢測到的輸入數(shù)字能被 4 整除； (2) L2：檢測到輸入數(shù)字大于或等于 3； (3) L3：檢測到輸入數(shù)字小于 7。 [解 ] (1) 規(guī)定邏輯變量 將 8421 BCD 碼作為輸入，用 X3X2X1X0 表示，設邏輯電路輸出 L 滿足檢測條件為 1，不滿足檢測條件為 0。 (2) 分析電路的邏輯功能 根據題目寫出真值表見表題 。 表題 X3 X2 X1 X0 L 3 L 2 L1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 101 100 100 110 111 110 110 010 011 011 25 將 L L L3 的邏輯表達式 分別寫出： ??????)6,5,4,3,2,1,0()9,8,7,6,5,4,3()8,4,0(321mLmLmL (3) 選擇 MSI 完成設計 本題為多輸入多輸出邏輯電路，選擇譯碼器實現(xiàn)最為簡單。根據輸入變量的個數(shù)，需選擇 1 個 416 線譯碼器 74LS15 1 個 4 輸入 與非 門 74LS20 和 2 個 8 輸入 與非 門74LS30 即可實現(xiàn)設計要求（圖略）。 某建筑物的自動電梯系統(tǒng)有五個電梯，其中三個是主電梯，兩個備用電梯。當上下人員擁擠，主電梯全被占用時，才允許使用備用電梯。現(xiàn)需設計一個監(jiān)控主電梯的邏輯電路，當任何兩個主電梯運行時，產生一個信號 (L1)，通知備用電梯準備運行；當三個主電梯都在 運行時，則產生另一個信號 (L2)，使備用電梯主電源接通，處于可運行狀態(tài)。 [解 ] (1) 設邏輯變量并賦值。 設主電梯為 C、 B、 A，運行時為 1，不運行時為 0；備用電梯準備運行或電源接通時， L1 或 L2 為 1，否則為 0。 (2) 列邏輯真值表 由題意列邏輯真值表見表解 。 (3) 設計電路 注意到邏輯函數(shù) L1 剛好是全加器 CI 端輸出的邏輯函數(shù)式，邏輯函數(shù) L2 可由 3 輸入與門實現(xiàn)。因此本題用 1 個全加器和一個 3 輸入與門電路實現(xiàn)最為簡潔，邏輯電路圖見圖解 。 用 8 選 1 MUX 或 38 譯碼器和 1 個與非門也能 實現(xiàn)本題的L1，但顯然比較復雜。 閱讀下面的 VHDL 程序，說明結構體是行為描述還是結構描述，并分析它實現(xiàn)的邏輯功能。 表解 C B A L1 L2 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 00 00 00 10 00 10 10 1 1 L2 圖解 amp。 Σ CI A B C L1 CO 26 ENTITY counter IS PORT ( clk : IN BIT。 up_down : IN BIT。 ld : IN BIT。 D : IN INTEGER RANGE 0 TO 255。 Q : OUT INTEGER RANGE 0 TO 255 )。 END counter。 ARCHITECTURE a OF counter IS BEGIN PROCESS (clk) VARIABLE t : INTEGER RANGE 0 TO 255。 VARIABLE direction : INTEGER。 BEGIN IF (up_down = 39。139。) THEN direction := 1。 ELSE direction := 1。 END IF。 IF (clk39。EVENT AND clk = 39。139。) THEN IF ld = 39。039。 THEN t := d。 ELSE t := t + direction。 END IF。 END IF。 Q = t。 END PROCESS。 END a。 [解 ] 這部分 VHDL 程序結構體是行為描述，實現(xiàn)了可逆計數(shù)器的邏輯功能。 分析下面的 VHDL 程序，說明電路的功能并畫出邏輯電路圖。 LIBRARY ieee； USE ； ENTITY alarm IS 27 PORT( smoke, door, water： IN STA_LOGIC； alarm_en ： IN STA_LOGIC； fire_alarm, burg_alarm, water_alarm： OUT STA_LOGIC )； END alarm ； ARCHITECTURE alarm_arc OF alarm IS SIGNAL i1, i2, i3： BIT； COMPONENT nor2 PORT（ x， y： in Bit； z： OUT BIT）； END COMPONENT。 COMPONENT INV PORT（ X： IN BIT； z： OUT BIT）； END COMPONENT。 BEGIN U0： INV PORT MAP (water， I1)； U1： INV PORT MAP (smoke， I2)； U2： INV PORT MAP (door， I3)； U3： NOR2 PORT MAP (i1， alarm_en， water_alarm)； U4： NOR2 PORT MAP (i2， alarm_en， smoke_alarm)； U5： NOR2 PORT MAP (i3， alarm_en， burg_alarm)； END alarm_arc； [解 ] 這部分 VHDL 程序實現(xiàn)了房間內的水，煙，房門的報警功能。以水為例，設水溢出的狀態(tài)為“ 1”，若 alarm_en 處于低電平使能狀態(tài)，則或門 U3 輸出的為高電平，為水溢出報警狀態(tài)。若 alarm_en 處于高電平，則無論有否報警信號，三個輸出始終為“ 0”，即不允許報警工作狀態(tài)。這部分的 VHDL 程序屬于結構描述，對應的邏輯電路如圖解 所示。 試 VHDL 語言描述本章的半加器、全加器、比較器、譯碼器、多路選擇器等器件的邏輯功能。 alarm_en door smoke water water_alarm smoke_alarm door_alarm 1 1 1 ≥ 1 ≥ 1 ≥ 1 i1 i2 i3 U0 U3 U4 U5 圖解 U1 U2 28 [解 ] 半加器參考程序如下 achitecture func of halfadder is signal indate: std_logic_vector。 begin indate = a amp。 b。 process(indate) begin case indate is when ”00” = sc = “00”。 when “01” = sc = ”10”。 when “10” = sc = ”10”。 when “11” = sc = ”01”。 end case。 end process。 end func。 全加器參考程序如下 achitecture func of fulfadder is signal indate: std_logic_vector。 begin indate = a amp。 b amp。 ci_1。 process(indate) begin case indate is when ”000” = sc = “00”。 when “001” = sc = ”10”。 when “010” = sc = ”10”。 when “011” = sc = ”01”。 when “100” = sc = ”10”。 when “101” = sc = ”01”。 when “110” = sc = ”01”。 when “111” = sc = ”11”。 end case。 end process。 end func。 29 比較器參考程序如下 entity pare is port ( a,b:in bit。c:out bit)。 end pare。 architecture struct of pare is signal i: bit。 ponent xr2 port (x,y:in bit。z:out bit)。 end ponent。 ponent inv port(x:in bit。z:out bit) end ponent。 begin u0:xr2 port map (a,b,i)。 u1:inv port map(I,c)。 end struct。 譯碼器參考程序如下 ARCHITECTURE rt1 OF decoder3_8 IS SIGNAL indate: STD_LOGIC_VECTOR(2 DOWNTO 0)。 BEGIN indate = A2 amp。 A1 amp。 A0。 PROCESS(indate, STA,STB,STC) BEGIN IF (STA=39。139。 AND STB=39。039。 AND STC=39。039。) THEN CASE indate IS WHEN 000 = Y = 11111110。 WHEN 001 = Y = 11111101。 WHEN 010 = Y = 11111011。 WHEN 011 = Y = 11110111。 WHEN 100 = Y = 11101111。 WHEN 101 = Y = 11011111。 WHEN 110 = Y = 10111111。 WHEN 111 = Y = 01