基于dds的信號發(fā)生器的設(shè)計電氣畢業(yè)論文-資料下載頁

　　

【正文】 如多波形模塊設(shè)計等等。使之更加的精美、完善，實現(xiàn)多功能的控制，合理的利用有限的資源。由于本人的水平有限，在本次設(shè)計中難免有缺點和漏洞之處，懇求大家批評指導(dǎo)，提出您寶貴的意見和建議，以便本人在以后的學(xué)習(xí)和工作中加以改正。湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文）28參考文獻[1] 鄭鳳濤, ,2022,[2] 徐志軍,徐光輝. CPLD/FPGA 的開發(fā)與應(yīng)用. 北京：電子工業(yè)出版社，2022[3] 黃正謹(jǐn),徐堅, ：電子工業(yè)出版社，2022[4] 韓素敏, ,2022 [5] 陳新原, 芯片 AD9850的 ,2022 [6] 畢紅軍, CPLD實現(xiàn)直接數(shù)字頻率合成器(DDS).現(xiàn)代電子技術(shù),2022 [7] 姜萍,王建新, [8] 邵正途,2022[9] 譚建軍,楊慶. EWB 與電子技術(shù)基礎(chǔ)課程設(shè)計. 北京：中央民族大學(xué)出版社，2022[10周正干,李和平,2022 [11]周峻峰, ,2022 [12]宋躍,周明輝, ,2022[13]陳輝, ,2022[14]AD公司．A Technical Tutorial On Digital Signal Synthesis,1999[15]IEEE Direct_Digital synthesizer with Improved spectral performance. on munication,1991[16]傅玉朋,李明浩, 技術(shù)的 , 2022 [17](2022).北京:北京理工大學(xué)出版社,2022[18],2022 [19] III analysis of the output spectrum of Direct Digital Frequency Synthesizers in the presence of phase accumulator truncation,IEEE AFCS,1999[20]:清華大學(xué)出版社,2022[21]Vankka reduction techniques in sine output direct digital synthesis,IEEE AFCS,2022[22] Altera corporation, 2022[23]鄒軼才, ,2022[24]賈方亮,趙泳,郝立果,學(xué)院學(xué)報,2022 [25]王皓,劉克剛,2022湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文）29附錄 1湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文）30附錄 2FPGA與 MCS_51系列單片機(8051)總線方式接口的 VHDL電路設(shè)計:8051與 FPGA總線方式接口邏輯外部引腳library ieee。 MCS51單片機與 FPGA的通信讀寫電路use 。entity mcs51 isport( 與 MCS51接口的各端口定義 p0 : inout std_logic_vector(7 downto 0)。 雙向地址/數(shù)據(jù)口 p2 : in std_logic_vector(7 downto 0)。 高 8位地址線rd,wr : in std_logic。 讀、寫允許ale : in std_logic。 地址鎖存ready: in std_logic。 待讀入數(shù)據(jù)準(zhǔn)備就緒標(biāo)志位 ad_cs: out std_logic。 A/D器件片選信號datain1: in std_logic_vector(7 downto 0)。 單片機待讀回信號latch1 : in std_logic。 讀回鎖存信號datout1: out std_logic_vector(7 downto 0)。 鎖存輸出數(shù)據(jù) 1datout2: out std_logic_vector(7 downto 0))。 鎖存輸出數(shù)據(jù) 2end mcs51。architecture behave of mcs51 issignal latch_addres : std_logic_vector(7 downto 0)。signal latch_out1 : std_logic_vector(7 downto 0)。signal latch_out2 : std_logic_vector(7 downto 0)。signal latch_in1 : std_logic_vector(7 downto 0)。signal wr_enable1 : std_logic。signal wr_enable2 : std_logic。beginprocess( ale ) 低 8位地址鎖存進程beginif ale39。event and ale =39。039。thenlatch_addres = p0。 ale的下降沿將 p0口的低 8位地址鎖入鎖存器 end if。end process。process( p2,latch_addres ) WR寫信號譯碼過程 1begin if (latch_addres=11110101) and (p2=01101111) thenwr_enable1=wr。 寫允許else wr_enable1=39。139。 寫禁止end if。end process。process( wr_enable1 ) 數(shù)據(jù)寫入寄存器 1湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文）31beginif wr_enable139。event and wr_enable1=39。139。thenlatch_out1=p0。end if。end process。process( p2,latch_addres ) WR寫信號譯碼過程 2begin if (latch_addres=11110011) and (p2=00011111) thenwr_enable2=wr。 寫允許else wr_enable2=39。139。 寫禁止end if。end process。process( wr_enable2 ) 數(shù)據(jù)寫入寄存器 2beginif wr_enable239。event and wr_enable2=39。139。thenlatch_out2=p0。end if。end process。process( p2, latch_addres, ready, rd ) 8031對 PLD中數(shù)據(jù)讀入進程begin if (latch_addres=01111110) and (p2=10011111) and (ready=39。139。) and (rd=39。039。) thenp0=latch_in1。 寄存器中的數(shù)據(jù)讀入 P0口 else p0=ZZZZZZZZ。 禁止讀數(shù)，P0 口呈高阻態(tài)end if。end process。process(latch1) 外部數(shù)據(jù)進入 FPGA進程beginif latch139。event and latch1=39。139。 thenlatch_in1=datain1。end if。end process。process(latch_addres) A/D工作控制片選信號輸出進程begin if(latch_addres=00011110) thenad_cs=39。039。 允許 A/D工作else ad_cs=39。139。 禁止 A/D工作end if。end process。datout1=latch_out1。datout2=latch_out2。 end behave。湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文）32附錄 3CHUZHI模塊提供初值，供下一個模塊 FENP分頻時用。library ieee。use 。entity chuzhi isport(a:in std_logic_vector(3 downto 0)。 q:out interge range 0 to 312)。end chuzhi。architecture chu_arc of chuzhi isbegin process(a)begin case a iswhen 0001=q=313。when 0010=q=156。when 0011=q=104。when 0100=q=78。when 0101=q=63。when 0110=q=52。when 0111=q=45。when 1000=q=39。when 1001=q=35。when 1010=q=31。when others=null。end case。end process。end chu_arc。FENP模塊將 CHUZHI模塊送來的初值對時鐘進行分頻，得到不同的工作頻率，從而調(diào)節(jié)波形頻率。library ieee。use 。entity fenp is port(a:in integer range 0 to 1024。 clk:in std_logic。 q:out std_logic)。end fenp。architecture fenp_arc of fenp isbeginprocess(clk)variable b,d:std_logic。variable c:integer range 0 to 1024。begin if clk39。event and clk=39。139。thenif b=39。039。thenc:=a1。 b:=39。139。 else if c=1 then b:=39。039。 d:=not d。 else c:=c1。 end if。 end if。end if。q=d。end process。end fenp_arc。DDS電路的 VHDL 設(shè)計，主要累加器和相位/幅度轉(zhuǎn)換兩部分組成。DDS功能模塊library ieee。use 。use 。entity dds isgeneric(width:integer:=8)。(m:in std_logic_vector(width:1 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文）33downto 0)。sin,acc:out std_logic_vector(7 downto 0)。 clk:in std_logic)。end dds。architecture dds_arc of dds issignal s,acc8:std_logic_vector(width:1 downto 0)。 signal msbs:std_logic_vector (7 downto 0)。begin add1:lam_add_subgeneric map(lpm_width=width, lpm_representation=signed, lpm_direction=add, lpm_pipeline=0)port map(dataa=m,datab=acc8,result=s)。reg1:lpm_ffgeneric map(lpm_width=width)portmap(data=s,q=acc8,clock=clk)。select1:process(acc8),variable i:integer。beginfor i in 7 downto 0 loopmsbs(i)=acc8(i)。 end loop。end process select1。 acc=msbs。room1:lpm_romgeneric map(lpm_width=8, lpm_widthad=8, lpm_file=)port map(adress=msbs, inclock=clk, outclock=clk,