基于vhdl密碼鎖設計-資料下載頁

【導讀】2）密碼輸入正確后，密碼器將啟動開啟裝置。這里密碼器只接受前6位密碼輸。入，并以按鍵音提示，多余位數的密碼輸入將不起作用；態,并發出警報;4）報警后，內部人員可以通過按鍵SETUP使密碼器回到初始等待狀態；5）密碼器具有外接鍵盤，可以用來輸入密碼和操作指令；和控制器模塊12個部分，將各個模塊一一實現。本次設計中的密碼是串行輸入的，每次分別與一個預置碼比較。制的密碼分別有24個端口送入，因此需要使用一個數據選擇器來進行選擇。6時，那么表示6個密碼已經輸入完畢。當密碼輸入錯誤的達到次數三次時,計數器2應。向控制器反饋信號NOTC，密碼器將進入死鎖狀態,并發出警報。密碼器的頂層設計由各個子模塊構成。其中各個模塊是以元件的形式給出的，首先必須進行。進行分頻輸出兩路時鐘CLK_DIV1和CLK_DIV2,其中CLK_DIV1作為按鍵檢測消抖時鐘和控制器模

　　

【正文】 e1 = 39。139。 e2 =39。139。 e3 =39。039。 e4 =39。039。 ELSIF(b=100) THEN e1 = 39。039。 e2 =39。139。 e3 =39。039。 e4 =39。039。 ELSIF(b=101) THEN e1 = 39。139。 e2 =39。039。 e3 =39。039。 e4 =39。039。 ELSE e1 = 39。139。 e2 =39。139。 e3 =39。139。 e4 =39。139。 END IF。 END PROCESS。 END mux4_model_arch。 編碼模塊 () LIBRARY IEEE。 USE 。 USE 。 ENTITY encoder_model IS PORT(a01,a11,a21,a31,a41,a51,a61,a71,a81,a91 : IN std_logic。 濟南大學畢業設計 (論 文 ) 27 reset,dus : IN std_logic。 b1,b2,b3,b4 : OUT std_logic。 data_in,di : OUT std_logic。 in1,in2,in3,in4,in5,in6 : OUT std_logic_vector(3 DOWNTO 0))。 END encoder_model。 ARCHITECTURE encoder_model_arch OF encoder_model IS SIGNAL count : integer RANGE 0 TO 7。 SIGNAL duw,d_in: std_logic。 SIGNAL data_tmp,io1,io2,io3,io4,io5,io6 : std_logic_vector(3 DOWNTO 0)。 BEGIN PROCESS(a01,a11,a21,a31,a41,a51,a61,a71,a81,a91) BEGIN IF(a01=39。139。) THEN data_tmp = 0000。 b1 = 39。039。 b2 =39。039。 b3 =39。039。 b4 =39。039。 d_in =39。139。 ELSIF(a11=39。139。) THEN data_tmp = 0001。 b1 = 39。139。 b2 =39。039。 b3 =39。039。 b4 =39。039。 d_in =39。139。 ELSIF(a21=39。139。) THEN data_tmp = 0010。 b1 = 39。039。 b2 =39。139。 b3 =39。039。 b4 =39。039。 d_in =39。139。 ELSIF(a31=39。139。) THEN data_tmp = 0011。 b1 = 39。139。 b2 =39。139。 b3 =39。039。 b4 =39。039。 d_in =39。139。 ELSIF(a41=39。139。) THEN data_tmp = 0100。 b1 = 39。039。 b2 =39。039。 b3 =39。139。 b4 =39。039。 d_in =39。139。 ELSIF(a51=39。139。) THEN data_tmp = 0101。 b1 = 39。139。 b2 =39。039。 b3 =39。139。 b4 =39。039。 濟南大學畢業設計 (論 文 ) 28 d_in =39。139。 ELSIF(a61=39。139。) THEN data_tmp = 0110。 b1 = 39。039。 b2 =39。139。 b3 =39。139。 b4 =39。039。 d_in =39。139。 ELSIF(a71=39。139。) THEN data_tmp = 0111。 b1 = 39。139。 b2 =39。139。 b3 =39。139。 b4 =39。039。 d_in =39。139。 ELSIF(a81=39。139。) THEN data_tmp = 1000。 b1 = 39。039。 b2 =39。039。 b3 =39。039。 b4 =39。139。 d_in =39。139。 ELSIF(a91=39。139。) THEN data_tmp = 1001。 b1 = 39。139。 b2 =39。039。 b3 =39。039。 b4 =39。139。 d_in =39。139。 ELSE b1 = 39。139。 b2 =39。139。 b3 =39。139。 b4 =39。139。 d_in =39。039。 END IF。 END PROCESS。 PROCESS(d_in,reset) BEGIN IF(reset=39。139。) THEN di = 39。039。 ELSIF(duw = 39。139。) THEN di = 39。039。 ELSIF(d_in=39。139。) THEN di = 39。139。 ELSE di = 39。039。 END IF。 END PROCESS。 PROCESS(dus,reset) BEGIN 濟南大學畢業設計 (論 文 ) 29 IF(reset=39。139。) THEN count = 0。 duw = 39。039。 ELSIF(dus39。event AND dus=39。139。) THEN IF(count=5) THEN duw = 39。139。 count = 6。 ELSE count = count+1。 END IF。 END IF。 END PROCESS。 PROCESS(count,dus) BEGIN IF(count=0) THEN io1 = 1111。 io2 = 1111。 io3 = 1111。 io4 = 1111。 io5 = 1111。 io6 = 1111。 ELSIF(dus39。event AND dus=39。039。) THEN io6 = data_tmp。 io5 = io6。 io4 = io5。 io3 = io4。 io2 = io3。 io1 = io2。 END IF。 END PROCESS。 data_in = d_in。 in1 = io1。 in2 = io2。 in3 = io3。 in4 = io4。 in5 = io5。 in6 = io6。 濟南大學畢業設計 (論 文 ) 30 END encoder_model_arch。 1 比較模塊 () LIBRARY IEEE。 USE 。 ENTITY parator_model IS PORT(b1,b2,b3,b4: IN std_logic。 e1,e2,e3,e4: IN std_logic。 dep : OUT std_logic)。 END parator_model。 ARCHITECTURE parator_model_arch OF parator_model IS BEGIN PROCESS(b1,b2,b3,b4,e1,e2,e3,e4) BEGIN IF(b1=e1 AND b2=e2 AND b3=e3 AND b4=e4) THEN dep = 39。139。 ELSE dep = 39。039。 END IF。 END PROCESS。 END parator_model_arch。 1 計數器選擇模塊 () LIBRARY IEEE。 USE 。 USE 。 ENTITY counter_model IS PORT(reset : IN std_logic。 p : IN std_logic。 s0,s1,s2 : OUT std_logic。 full : OUT std_logic)。 END counter_model。 ARCHITECTURE counter_model_arch OF counter_model IS BEGIN PROCESS(reset,p) VARIABLE count: std_logic_vector(2 DOWNTO 0)。 濟南大學畢業設計 (論 文 ) 31 BEGIN IF (reset =39。139。) THEN count := 000。 full = 39。039。 ELSIF(p39。event AND p=39。139。) THEN IF(count =101) THEN count := count+1。 full = 39。139。 ELSE count := count+1。 END IF。 END IF。 s0 = count(0)。 s1 = count(1)。 s2 = count(2)。 END PROCESS。 END counter_model_arch。 1 數碼管顯示譯碼模塊 () LIBRARY IEEE。 USE 。 ENTITY decoder_model IS PORT(data: IN std_logic_vector(3 DOWNTO 0)。 a,b,c,d,e,f,g: OUT std_logic)。 END decoder_model。 ARCHITECTURE decoder_model_arch OF decoder_model IS SIGNAL data_tmp: std_logic_vector(6 DOWNTO 0)。 BEGIN PROCESS(data) BEGIN CASE data IS WHEN 0000 = data_tmp =0111111。 WHEN 0001 = data_tmp =0000110。 WHEN 0010 = data_tmp =1011011。 WHEN 0011 = data_tmp =1001111。 WHEN 0100 = data_tmp =1100110。 濟南大學畢業設計 (論 文 ) 32 WHEN 0101 = data_tmp =1101101。 WHEN 0110 = data_tmp =1111101。 WHEN 0111 = data_tmp =0100111。 WHEN 1000 = data_tmp =1111111。 WHEN 1001 = data_tmp =1101111。 WHEN 1010 = data_tmp =0110111。 WHEN OTHERS = data_tmp =0000000。 END CASE。