基于vhdl語言的數字頻帶系統的建模與設計-資料下載頁

【導讀】數字頻帶系統的建模與設計通過對于2ASK、2FSK、2PSK、DPSK調。是載波隨著基帶信號的相對相移變化。數字調制就是將基帶信號搬移到。號在在信道中的傳輸。解調是接收端將在已調信號從高頻載波上搬移下來，還原。用VHDL語言編程在QuartusⅡ軟件上實現2ASK、2FSK、2PSK、DPSK調制解調。

　　

【正文】 很清晰的結構組成，從開始到結束，各部分獨有特定的功能和語法結構。在 VHDL 中，將一個可以完成特定獨立功能的設計稱為設計實體（ Design entity）。一個基本的 VHDL 設計實體結構模型如圖 24所示。 而對于一個邏輯部件的設計，并不要所有的語法結構才能完成，有些部件的語法結構是可以省略的，但是一個有意義的設計實體至少要包含庫（程序包）、實體和結構體三部分： VHDL 程序具體框架： （ 1） 實體 實體 （ Entity）是設計中最基本的模 塊，用于描述設計實體的外部接口性，即該設計實體對外的輸入輸出端口的數量和端口特性。一個由多個模塊構成的設計實體中可能包含多個實體，其中包快一個頂層實體和處于底層的底層實體，底層實體可以作為組件（ Component） 例化到高層次實體中，此時頂層實體可以應對于芯片的外部引腳定義。 （ 2） 結構體 數字頻帶系統的 建模與 設計 第 22 頁，共 54 頁 結構體（ Architecture） 用于描述實體所代表的系統內部的結構和行為。一個實體必須要有至少一個結構體與之對應。結構體描述了設計實體的結構、行為、元件、及內部連接關系，也就是說定義了設計實體具體功能的實現，規定了設計 實體的數據流程，制訂了實體內部的元件連接關系。結構體的功能和行為描述可以采用多種描述方式。包括： ① 行為描述方式 對設計實體的數學模型的描述，其抽象程度最高類似于高級編程語言，無需的電路的具體結構。一般通過一組串行的 VHDL 進程來反映設計的功能和算法。其優點是只需要描述輸入和輸出的行為，而不關注具體電路的實現。 ② 數據流描述方式 數據流（ Dataflow）描述方式也 稱為寄存器傳輸級 (RTL)描述。這種描述方式將數據看成從設計的輸入端到輸出端，通過并行語句表示這些數據的變化，即對信號到信號的數據流動 的路徑和形式進行描述。使用數據流的描述的設計人員，要對設計實體的功能實現有一定的了解，有時候還要對電路的具體結構有清楚的認識。數據流描述方式的優點是易于進行邏輯綜合，綜合效率較高。 ③ 結構描述方式 結構（ Structure）描述多用于多層次的設計中，通過調用庫中的元件或者已經設計好的模塊，進行組合，完成實體功能的描述。結構描述方式只表示元件（模塊）和元件（模塊）之間的互聯，就像網表一樣。 結構描述方式的優點是可以將已有的設計成果應用與當前的設計中，因而大大的提高了設計效率，對于可分解的大型設計，結構描 述方式總是首選方案，也是由上至下設計方法的具體實施。 （ 3） 庫和程序包 庫（ Library） 是用來存放以編譯過的實體。結構體、程序包（ Package） 等數據集合；程序包主要用來存放各個設計都能共享的數據類型、子程序、常量和元件等。庫和程序包就是使設計者共享已經編譯過的設計成果。 在 VHDL 設計語言中數據類型、常量及子程序在實體申明和結構體內定義，而這些 第 23 頁，共 54 頁 數據類型、常量及子程序對其他實體是不可見的。為了能夠在其他設計實體中使用這些資源， VHDL 提供了程序包作為載體。在程序包中，用戶可以定義一些公用的子程序、常 量和自定義的數據類型。 各種 VHDL編譯系統都包含了多個標準程序包，如 STD_LOGIC1164和 STANDARD程序包。用戶可以打開編譯系統安裝目錄下的庫文件夾內的各個程序包文件，查看各個程序包的內容。用戶也可以自定義程序包。 （ 4） 配置 一個設計中，實體可以對應多個結構體，既有多種實現方式。那么在具體硬件實現時，要采用哪種方式就需要配置來實現。配置就是從與某個實體對應的多個結構體中選定一個作為具體實現。 數字頻帶系統的 建模與 設計 第 24 頁，共 54 頁 4 基于 VHDL 語言的數字頻 帶系統的建模與設計 引言 用 VHDL 語言建模，編寫程序實現 2ASK、 2FSK、 2CPSK、 2DPSK 的調制與解調，在Quartus Ⅱ上實現 2ASK、 2FSK、 2CPSK、 2DPSK 的調制與解調的邏輯圖設計，實現調制與解調的波形仿真。 基于 VHDL 語言實現 2ASK 的調制與解 2ASK 調制的實現 1. 2ASK 調制建模方思想： （ 1） 采用數字載波信號 數字載波信號產生的方法可以外部輸入，也可以通過高頻時鐘信號分頻得到。 （ 2） 采用鍵控法進行調制 數字基帶信號作為鍵控 信號控制與門來完成 2ASK 調制。 （ 3） 數字載波調制的 2ASK 信號可經過外接濾波器轉換成模擬信號形式的信號輸出 因為采用數字載波調制的 2ASK 信號是數字信號，含有豐富的高頻分量，所以經過一個帶通濾波器或者一個低通濾波器后，將減少高頻成分，輸出信號接近模擬載波調制 2ASK 調制的建模方框圖如圖 41 所示 FPGA 圖 41 2ASK調制建模方框圖 2ASK 調制電路 圖 如圖 42所示 clk 分頻器 start 基帶信號 與門 已調信號 載波 f 第 25 頁，共 54 頁 圖 42（ a） 2ASK調制電路 的 VHDL建模電路 圖 42(b) 2ASK調制的邏輯電路圖 2. 2ASK 調制的 VHDL 程序 library ieee。 use 。 use 。 use 。 entity askt is port(clk :in std_logic。系統時鐘 start :in std_logic。開始調制信號 x :in std_logic。基帶信號 y :out std_logic)。調制信號 數字頻帶系統的 建模與 設計 第 26 頁，共 54 頁 end askt。 architecture behav of askt is signal q:integer range 0 to 3。分頻計數器 signal f:std_logic。載波信號 begin process(clk) begin if clk39。event and clk=’1’ then if start=39。039。 then q=0。 elsif q=1 then f=39。139。q=q+1。改變 q 后面數字的大小就可以改變 elsif q=3 then f=39。039。q=0。 else f=39。039。q=q+1。 end if。 end if。 end process。 y=x and f。 end behav。 2ASK 解調的實現 1. 2ASK 解調建模的思想 （ 1） 首先考慮輸入信號 根據 2ASK 信號相干解調原理，解調器的輸入應該包括收端的本地載波、 2ASK 信號，但考慮到本 書采用的目標器件為 CPLD/FPGA 器件，因而解調器也應采用數字載波。得到數字載波的一種方法是：從 2ASK 信號中應用模擬濾波或者模擬鎖相環提取模擬載波。 （ 2） 解調器的建模設計 解調器包括分頻器、計數器、寄存器和判決器等。分頻器的功能是對時鐘信號進行分頻得到與發端數字載波相同的數字載波信號；寄存器的功能是在時鐘的上升沿到來時把數字 2ASK 信號存入寄存器 XX 中；計數器的功能是利用分頻器輸出的載波信號作為 第 27 頁，共 54 頁 計數器的時鐘信號，在上升沿到來時，對寄存器中的 2ASK 信號進行計數，當計數值m3 時，輸出為“ 1”，否者輸出 為“ 0”；判決器的功能是：以數字載波為判決時鐘，對計數器的輸出信號進行抽樣判決，并輸出解調后的基帶信號。 2ASK 解調的框圖如圖 43 所示，采用外部時鐘輸入，控制分頻器，得到數字載波，并假設時鐘信號與發端時鐘同步且 2ASK 為數字信號。 FPGA 圖 43 2ASK解調方框圖 注：① 當 q=11 時，對計數器 m清零； ② 當 q=10 時，根據計數器 m 的數值，進行判決。 2ASK 解調電路如圖 44 所示 圖 44(a) 2ASK解調電路 的 VHDL建模電路 寄存器 XX clk 分頻器 q start ASK 信號 判決 基帶信號 計數器 m 數字頻帶系統的 建模與 設計 第 28 頁，共 54 頁 圖 44（ b） 2ASK解調邏輯電路圖 2. 2ASK 解調的程序 library ieee。 use 。 use 。 use 。 entity askj is port(clk :in std_logic。系統時鐘 start :in std_logic。同步信號 x :in std_logic。調制信號 y :out std_logic)。基帶信號 end askj。 architecture behav of askj is 第 29 頁，共 54 頁 signal q:integer range 0 to 11。分頻計數器 signal xx:std_logic。寄存 x信號 signal m:integer range 0 to 5。 begin process(clk) begin if clk39。event and clk=39。139。 then xx=xclk 上升沿把 x 信號賦給中間信號 xx if start=39。039。 then q=0。if語句完成 q 的循環計數 elsif q=11 then q=0。 else q=q+1。 end if。 end if。 end process。 process(xx,q) begin if q=11 then m=0。m 計數器清零 elsif q=10 then if m=3 then y=39。039。if 語句通過對 m 大小來判決 y else y=39。139。 end if。 elsif xx39。event and xx39。139。then m=m+1；計 xx 信號的脈沖個數 end if。 end process。 end behav。 2ASK 調制與解調的波形 仿真與 分析 1. 2ASK 信號調制的波形 仿真與分析 2ASK 信號調制的波形圖 如圖 45 所示 數字頻帶系統的 建模與 設計 第 30 頁，共 54 頁 圖 45（ a） ASK調制 VHDL程序仿真圖 2ASK調制仿真局部放大圖如圖 45（ b） 所示 分析： 由圖可知，輸入時鐘 CLK 信號就作為載波輸入， START 信號為開關信號，當 START為低電平時即使有時鐘信號和基帶信號也不會發生調 制，只有當 START 信號為高電平電路才可以實現 2ASK 的調制， X為輸入的基帶信號，屬于低頻信號， Y為輸出的頻帶信號，是基帶信號搬移到高頻載波上的信號，屬于高頻信號。由圖還可以看出，當輸入 X 為 1101時，并且基帶碼長等于載波的 6個周期， Y 輸出的頻帶信號在輸入 1時為高電平，其頻率與 CLK 時鐘一樣，包含了 6 個周期，并且調制信號 Y滯后于輸入基帶信號 X的一個 CLK時間，在 X輸入為 0時，輸出 Y也為 0，這驗證了 2ASK 調制的原理。 2. 2ASK 解調的波形 仿真與分析 2ASK 解調的波形仿真圖 如圖 46 所示 第 31 頁，共 54 頁 圖 46（ a） 2ASK解調仿真圖 圖 46（ b） 2ASK解調仿真局部放大圖 分析： 由圖 46（ a） 可以看出 CLK 時鐘信號仍然是 輸入， START 信號為開關信號，當START 為低電平時即使有時鐘信號和基帶信號也不會發生解調，只有當 START 信號為高電平電路才可以實現 2ASK 的解調， X 為高頻信號， Y 輸出為基帶信號，當 X 輸入為高電平的時候， Y的輸出才有信號，否則為 0可以看出當 X輸入高電平對應著 Y 輸出基帶信號的 1011001。由圖 46（ b） 解調的放大圖可以看出，輸出的基帶信號 Y滯后輸入的調制信號 10 個時鐘周期， 在 q=11 時， m 清零，在 q=10 時，根據 m的大小，進行對輸出基帶信號 Y 的電平的判決。在 q為其他時， m 計 xx的脈沖數。 基于 VHDL 語言實現 2FSK 調制與解調 數字頻帶系統的 建模與 設計 第 32 頁，共 54 頁 2FSK 調制的實現 1. FSK 的建模思想 FSK 調制的方框圖如圖 47所示 FPG