基于vhdl的8位模型計算機的設計與實現學士學位論文-文庫吧在線文庫

　　

【正文】 功能，了解其工作原理。VHDL語言覆蓋面廣，描述能力強，能支持硬件的設計、驗證、綜合和測試，是一種多層次的硬件描述語言。 功能強大，描述力強。 具有向ASIC移植的能力。（3）功能仿真。庫用于存放已編譯的實體、結構體、包集合和配置。Quartus II提供了完整的多平臺設計環境，能滿足各種特定設計的需要。Altera致力于提供電路設計人員都非常熟悉的邏輯開發環境。在程序編輯區內編寫程序。功能仿真是在設計輸入之后，綜合和布局布線之前的仿真，不考慮電路的邏輯和門電路的時間延時，著重考慮電路在理想環境下的行為和預期設計效果的一致性。3） 編輯輸入信號并保存文件。隨著微電子技術的進步，現代計算機主要由運算器，控制器，存儲器，輸入設備，輸出設備五大部分組成。指令系統規模為3條指令，為了方便描述以“6+0”為例，設計3條指令，具體如下： 1）LD A ，6 ；A←6，把6送入累加器A，操作碼是00111110； 2）ADD A，0 ；A←A+0，把A中6與0相加，結果送入累加器A，操作碼是11000110； 3）HALT ；運算完畢，停機，操作碼是01110110； 模型機的指令執行流程設計 根據模型機的結構框圖，可設計指令系統中每條指令的執行流程。USE 。 ARCHITECTURE A OF ALU IS SIGNAL:ALU_TEMP:STD_LOGIC_VECTOR(7 DOWNTO 0)。 LIBRARY IEEE。ARCHITECTURE A OF ACC ISSIGNAL REGQ:STD_LOGIC_VECTOR(7 DOWNTO 0)。039。當HALT=1時IPC=0和ESUM=0，當HALT=0時，9個控制信號別根據不同的節拍發生有不同的取值來執行各自控制功能。 IPC,IMAR,IDR,EDR,IA,EA,ISUM,ESUM,IIR: OUT STD_LOGIC。 IDR=t1 or(t4 and ld) or (t4 and add)。END A。 EA=not (t7 and add)。ENTUTY COUNTER ISPORT(CLK,CLR:IN STD_LOGIC。 T4=TEMP(4)。 TEMP(4)=’0’。 TEMP(4)=TEMP(3)。 指令寄存器模塊IR和指令譯碼器 說明：指令寄存器IR用來保存當前正在執行的一條指令，如果是操作碼就送到指令譯碼器進行譯碼。 LD,:OUT STD_LOGIC)。ADD=’0’。 WHEN OTHERS=NULL。 時鐘產生器 說明：用來產生固定頻率的方波脈沖。BEGIN CLK=CLK_TEMP。 時鐘產生器功能仿真 波形分析：輸入信號CLK_50M時鐘頻率為50MHZ即周期為20ns，在每個時鐘上升沿是counter值自動加1，在達到25000000時歸零重計。ENTITY PC ISPORT( IPC,CLK,CLR：IN STD_LOGIC。 END PROCESS。ENTITY MAR ISPORT(ADDR_IN:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。END PROCESS。ENTITY RAM IS PORT(WR,CS:IN STD_LOGIC。 ELSIF(WR=’1’) THEN DOUT=MEM(CONV_INTEGER(ADDR(2 DOWNTO 0)))。 LIBRARY IEEE。ARCHITECTURE A OF DR ISSIGNAL REGQ:STD_LOGIC_VECTOR(7 DOWNTO 0)。當EDR=1時DR輸出成高阻態；當EDR=0時，DR將所存儲數據送到數據總線，輸出=輸入，數據寄存器模塊設計成功。 （4）在T3=1節拍期間，因為LD=1，所以IMAR=0；在第4個CLK上升沿到來時，MAR將PC的001存入，存儲器的地址線為001。在第7個CLK下降沿到達時，T6節拍結束，開始T7節拍。 （11）在T4=1節拍期間，IDR=1，在CLK上升沿到來時，外部數據總線上的操作數為00000111送入DR，并送入內部數據總線。 （14）在T7=1節拍期間，EA=0，EDA=1。 CONSTANT word_w: NATURAL :=8。PACKAGE BODY cpu_defs IS TYPE optable IS ARRAY(opcode) OF STD_LOGIC_VECTOR(op_w1 DOWNTO 0)。 return transop。 mode : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 END ENTITY。 00, 3= op2slv(sub) amp。 TYPE microcode_array IS ARRAY (0 TO 20) OF STD_LOGIC_VECTOR(23 DOWNTO 0)。 SIGNAL acc_out : UNSIGNED(word_w1 DOWNTO 0)。)。 VARIABLE data_r : STD_LOGIC_VECTOR(23 DOWNTO 0)。 count = (OTHERS =39。)。039。 sysbus :=(OTHERS =39。 ELSIF IR_out(1 downto 0)=01 THEN add_r :=00101。 END IF。 STD_LOGIC_VECTOR(count)。139。 THEN load_IR instr_reg := mdr。 instr_reg(word_wop_w1 DOWNTO 2) 。139。 END IF。139。139。 IF data_r(6)=39。139。 END IF。 THEN ALU_and=39。 ELSE z_flag =39。 mar := UNSIGNED(sysbus(word_wop_w3 dOWNTO 0))。 THEN CS=39。 END IF。 mdr_out = mdr。 PROCESS(mode,mem_addr) BEGIN mode=0 sysbus mode=1 PC mode=2 result of ALU mode=3 IR mode=4 MAR mode=5 MDR mode=6 mem output = (OTHERS =39。 reg1_out = reg1。 THEN MDR_bus=39。 THEN R_NW=39。139。 RAM IF data_r(12)=39。 END IF。 THEN ALU_ACC=39。139。 acc := acc + UNSIGNED(mdr)。 IF IR_out(1 downto 0)=00 THEN IF data_r(11)=39。 END IF。139。139。 op_out =op。 THEN Addr_bus=39。 ELSE count = count。 THEN load_PC=39。139。 THEN add_r:=10011。 IF data_r(4 DOWNTO 0)=11111 THEN 判斷下地址 temp:=01 amp。)。 reg1 := (OTHERS =39。039。039。 VARIABLE mar : UNSIGNED(word_wop_w3 DOWNTO 0)。 BEGIN PROCESS(reset,clock) VARIABLE instr_reg : STD_LOGIC_VECTOR(word_w1 DOWNTO 0)。 SIGNAL z_flag : STD_LOGIC。 10, 5= op2slv(and1) amp。STD_LOGIC_VECTOR(TO_UNSIGNED(7,word_wop_w2))amp。 reg_out : OUT STD_LOGIC_VECTOR(word_w1 DOWNTO 0)。USE ,。 function slv2op(slv:in std_logic_vector) return opcode is variable transop:opcode。)。 （15）在第3條指令的T0~T2節拍期間，PC的內容為100，取出EPROM中第3條指令的操作碼為01110110，經譯碼后為HALT=1，于是就停機。在CLK上升沿到來時，將相加結果送入SR寄存器。在T2期間PC執行PC+1操作，PC內容為011。在第5個CLK的下降沿到達時，T4節拍結束，開始T5節拍。第2個CLK的下降沿到達時，T1節拍結束，開始T2節拍。 END PROCESS。 EDR:IN STD_LOGIC。 存儲器功能仿真波形分析：輸入信號為地址信息000—100，五個內存地址，CS為片選信號，WR為讀寫控制端，DIN為輸入的內存內容，波形圖中分別輸入的是00111110，00000110，11000110，00000111，01110110。END RAM。存儲器，存儲內容：000—00111110,001—00000110，010—11000110，011—00000111，100—01110110 LIBRARY IEEE。END MAR。 地址寄存器MAR 說明：用MAR來保存當前CPU所訪問的主存儲器單元的地址。BEGINPROCESS(CLK,CLR,IPC)BEGIN IF(CLR=’0’) THEN QOUT=”0000”。 LIBRARY IEEE。 ELSIF(CLK_50M’EVENT AND CLK_50M=’1’)THEN COUNTER:=COUNTER+1。ENTITY CLK_SOURCE IS PORT(CLK_50M:IN STD_LOGIC。 3. 指令寄存器模塊波形仿真 指令寄存器功能仿真 波形分析：當IIR=0時，輸入操作碼，并對其進行判斷，當操作碼為某個指令時，該指令輸出。HALT=’0’。 END IF。USE 。 END IF。 ELSIF(CLK’EVENT AND CLK=’1’)THEN TEMP(0)=TEMP(7)。 PROCESS(CLKCLR) BEGINIF(CLR=’0’)THEN TEMP(0)=’1’。BEGIN T0=TEMP(0)。 2. VHDL源程序LIBRARY IEEE。 IDR=t1 or(t4 and ld) or (t4 and add)。 EA=not (t7 and add)。 ESUM=’0’。USE 。39。 END IF。 EA:IN STD_LOGIC。 ALU功能仿真 波形分析：兩個輸入信號AC，DR，一個輸出信號ALU_OUT和兩個控制命令信號ISUM,ESUM 。 ESUM:IN STD_LOGIC。 T0：(PC)→MAR→ABUS,IMAR=0 T1：DBUS→DR,IDR=1 T2：(PC)+1→PC,IPC=1 (DR)→IR,IIR=0，ADD=1 T3：(PC)→MAR→ABUS,IMAR=0 T4：DBUS→DR,IDR=1 T5：(PC)+1→PC,IPC=1 A+0→SR,ISUM=0 T6：SR→dbus，ESUM=0 dbus→A,IA=0,EDR=1 T7：空 3）第三條指令HALT ；運算完畢，停機。讓預設指令在這些部件中按順序執行達到預期目的。首先單擊“Assignments”菜單下的“Settings”命令，單擊左側標題欄中的“Simulator”選項后，在右側的“Simulation mode”的下拉菜單中選擇“Functional”選項即可（軟件默認的是“Timing”選項），單擊“OK”按鈕后完成設置。單擊“File”菜單下的“New”命令，在彈出的“New”對話框中選擇“Other Files”頁面，選擇“Vector Waveform File”后單擊“OK”按鈕，彈出矢量波形編輯窗口。單擊水平