信道編碼的fpga實現(xiàn)(編輯修改稿)

　

【文章內(nèi)容簡介】 tera公司的Maxplus II和Quartus II軟件，前者主要用于Altera公司CPLD和低端FPGA芯片的開發(fā)，后者是Altera公司目前力推的開發(fā)環(huán)境，可用于所有Altera芯片的開發(fā)；Lattice公司的Isplever軟件。目前所流行的集成開發(fā)環(huán)境都可以通過命令行和腳本與第三方EDA工具進行無縫鏈接，也可以通過網(wǎng)表文件單獨使用第三方仿真、綜合和調(diào)試工具軟件。在ISE中，把基于查找表技術(shù)、使用SRAM工藝、要外掛配置用EEPROM的PLD稱作FPGA，把基于乘積項的PLD叫做CPLD。輸入設(shè)計輸入是工程設(shè)計的第一步，常用的設(shè)計工具主要包括：代碼編輯器、原理圖編輯器、狀態(tài)機編輯器、測試文件生成器、IP核生成器等。代碼編輯器：ISE內(nèi)嵌的代碼文本編輯器可以完成設(shè)計電路的HDL語言輸入，能根據(jù)語法色彩顯示關(guān)鍵字，支持Verilog HDL、VHDL等硬件描述語言。原理圖設(shè)計輸入方式在早期廣泛應(yīng)用，現(xiàn)已逐漸被HDL語言所代替，僅在有時描述頂層設(shè)計時會用到。ISE內(nèi)嵌的原理圖編輯器是Schematic Editor。狀態(tài)機編輯器根據(jù)狀態(tài)轉(zhuǎn)移圖來設(shè)計狀態(tài)機。ISE內(nèi)嵌的狀態(tài)機設(shè)計器StateCAD能根據(jù)狀態(tài)轉(zhuǎn)移圖自動生成相應(yīng)的HDL代碼和測試激勵代碼，驗證所設(shè)計的寄存器傳輸級(RTL)模型，優(yōu)化和分析設(shè)計結(jié)果。測試文件生成器輔助用戶設(shè)計來測試激勵文件。ISE內(nèi)嵌的測試激勵自動生成器HDL Bencher根據(jù)用戶在圖形界面下編輯的測試激勵波形，直接生成測試激勵文件，然后調(diào)用仿真工具進行驗證，并分析測試激勵的覆蓋率。IP核的輸入方法是FPGA設(shè)計中的一個重要手段。所謂IP核，是指已經(jīng)設(shè)計好并受知識產(chǎn)權(quán)保護的標準單元模塊。ISE中的IP核生成器CORE Generator和Quartus II中的Megacore能生成的IP核種類繁多，從簡單的基本設(shè)計到復(fù)雜的處理器設(shè)計一應(yīng)俱全，涉及數(shù)字應(yīng)用的各個方面。合理的使用IP核，能提高設(shè)計質(zhì)量，大幅度地消減設(shè)計工作量，降低產(chǎn)品的成本。目前流行的綜合工具有Synplicity公司的Synplify/Synplify Pro，Xilinx ISE中的內(nèi)嵌工具XST，以及Altera Quartus II中的內(nèi)嵌綜合工具等軟件產(chǎn)品。業(yè)內(nèi)主流的仿真工具是ModelSim，此外還有一些小工具與仿真相關(guān)，如測試激勵生成器。ModelSim的主要特點如下：支持眾多的FPGA廠家?guī)欤抡嫠俣瓤欤抡婢雀撸峁┳钣押玫恼{(diào)試環(huán)境，是唯一的以單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它是完成FPGA/ASIC設(shè)計的RTL級和門級電路仿真的首選，采用直接優(yōu)化的編譯技術(shù)Tcl/TK技術(shù)和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護IP核，個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供方便和強有力的手段。全面支持VHDL和Verilog語言的IEEE標準，同時支持C/C++功能調(diào)用和調(diào)試，是業(yè)界唯一單一內(nèi)核支持VHDL、Verilog HDL和System C混合仿真的仿真器，同時也支持業(yè)界應(yīng)用最廣泛的標準如Verilog 2001.、System Verilog等。ModelSim最大的特點是其強大的調(diào)試功能：先進的數(shù)據(jù)流窗口，可以迅速追蹤到產(chǎn)生不定或錯誤狀態(tài)的原因；性能分析工具幫助分析性能瓶頸，加速仿真；代碼覆蓋率檢查確保測試的完備；多種模式的波形比較功能；先進的Signal Spy功能，可以方便的訪問VHDL或VHDL和Verilog混合設(shè)計中的底層信號；支持加密IP；可以實現(xiàn)與MATLAB中Simulink的聯(lián)合仿真。實現(xiàn)工具包含的工具比較多，面也比較廣。如果能夠較好的掌握這些工具，將大幅度提高設(shè)計者的能力，縮短設(shè)計周期。ISE和Quartus II中集成的實現(xiàn)工具主要有約束編輯器、引腳與區(qū)域編輯器、時序分析器、底層編輯器、芯片觀察窗和布局規(guī)劃器等。實現(xiàn)的過程主要分為翻譯(Transplate)、映射(Map)和布局布線(Placeamp。Route)3個步驟。一般都必須選擇芯片生產(chǎn)商所提供的工具軟件進行實現(xiàn)。 FPGA語言(Verilog HDL)簡介Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語言(Hardware Description Language，HDL)，均為IEEE標準，被廣泛應(yīng)用于基于可編程邏輯器件的項目開發(fā)中。二者都是在20世紀80年代中期開發(fā)出來的，前者由Gateway Design Automation(GDA)公司開發(fā)，后者由美國軍方研發(fā)。其中，HDL以文本形式來描述數(shù)字系統(tǒng)硬件結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。本論文主要使用Verilog HDL語言，故接下來對其進行簡單介紹。HDL是一種用形式化方法來描述數(shù)字電路和系統(tǒng)的語言，可以從上層到下層來逐層描述自己的設(shè)計思想，用一系列分層次的模塊來表示復(fù)雜的數(shù)字系統(tǒng)，并逐層進行驗證仿真，再把具體的模塊組合由綜合工具轉(zhuǎn)化成門級網(wǎng)標。接下來再利用布局布線工具把網(wǎng)表轉(zhuǎn)化為具體電路結(jié)構(gòu)的實現(xiàn)。目前，這種自頂向下的方法已被廣泛使用。概括的講，HDL語言包含以下主要特征：HDL語言既包含一些高級程序設(shè)計語言的結(jié)構(gòu)形式，同時也兼顧描述硬件線路連接的具體結(jié)構(gòu)。通過使用結(jié)構(gòu)級行為描述，可以在不同的抽象層次描述設(shè)計。HDL語言采用自頂向下的數(shù)字電路設(shè)計方法，主要包括3個領(lǐng)域5 個抽象層次。HDL語言是并行處理的，具有同一時刻執(zhí)行多任務(wù)的能力。這和一般高級設(shè)計語言串行執(zhí)行的特征是不同的。HDL語言具有時序的概念。一般的高級編程語言是沒有時序概念的，但在硬件電路中從輸入到輸出總是有延時存在的，為了描述這一特征，需要引入時延的概念。因此HDL語言不僅可以描述硬件電路的功能，還可以描述電路的時序。自從1983年GDA硬件描述語言公司的Philip Moorby首創(chuàng)了Verilog HDL語言，經(jīng)過數(shù)十年的發(fā)展和進一步完善，Verilog HDL的應(yīng)用越來越廣泛。Verilog HDL既是一種行為描述語言，也是一種結(jié)構(gòu)描述語言。如果按照一定的規(guī)則和風(fēng)格編寫代碼，可以將功能行為模塊通過工具自動轉(zhuǎn)化為門級互聯(lián)的結(jié)構(gòu)模塊。這意味著利用Verilog語言所提供的功能，就可以構(gòu)造一個模塊間的清晰結(jié)構(gòu)來描述復(fù)雜的大型設(shè)計，并對所作設(shè)計的邏輯電路進行嚴格的設(shè)計。Verilog HDL語言和C語言風(fēng)格有很多的相似之處，學(xué)習(xí)起來比較容易。表21給出了Verilog HDL語言的表述能力。表21 Verilog HDL語言的表述能力描述級別抽象級別功能描述物理模型行為級系統(tǒng)級用語言提供的高級結(jié)構(gòu)能夠?qū)崿F(xiàn)所設(shè)計模塊外部性能的模型芯片、電路板和物理劃分的子模塊算法級用語言提供的高級功能能夠?qū)崿F(xiàn)算法運行的模型部件之間的物理連接，電路板RTL級描述數(shù)據(jù)如何在寄存器之間流動和如何處理、控制這些數(shù)據(jù)流動的模型芯片、宏單元邏輯級門級描述邏輯門和邏輯門之間連接的模型標準單元布圖電路級開關(guān)級描述器件中三極管和存儲節(jié)點以及它們之間連接的模型晶體管布圖Verilog HDL和VHDL都是用于邏輯設(shè)計的硬件描述語言。Verilog HDL和VHDL的相同點在于：都能形式化地抽象表示電路的行為和結(jié)構(gòu)；支持邏輯設(shè)計中層次與范圍的描述；可以簡化電路行為的描述；具有電路仿真和驗證機制；支持電路描述由高層到底層的綜合轉(zhuǎn)換；與實現(xiàn)工藝無關(guān)；偏于管理方面和設(shè)計重用。但Verilog HDL和VHDL又有各自的特點，由于Verilog HDL推出較早，因而擁有更廣泛的客戶群體、更豐富的資源。Verilog HDL還有一個優(yōu)點就是容易掌握，如果具有C語言學(xué)習(xí)的基礎(chǔ)，很快就能夠掌握。而VHDL需要Ada編程語言基礎(chǔ)，一般需要半年以上的專業(yè)培訓(xùn)才能夠掌握。傳統(tǒng)觀點認為Verilog HDL在系統(tǒng)抽象方面較弱，不太適合特大型的系統(tǒng)，但經(jīng)過Verilog 2001標準的補充之后，系統(tǒng)級表述性能和可綜合性能有了大幅度提高。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型，也稱為模塊，是Verilog的基本描述單位。用模塊描述某個設(shè)計的功能或結(jié)構(gòu)，以及與其他模塊通信的外部接口，一般來說，一個文件就是一個模塊，但并不絕對如此。模塊是并行運行的，通常需要一個高層模塊通過調(diào)用其他模塊的實例來定義一個封閉的系統(tǒng)，包括測試數(shù)據(jù)和硬件描述。一個模塊的基本架構(gòu)如下：module module_name(port_list) //聲明變量和信號 reg //寄存器 wire //線網(wǎng) parameter //參數(shù) input //輸入信號 output //輸出信號 inout //輸入/輸出信號 function //函數(shù) task //任務(wù) …… //Statements initial assignment always assignment module assignment gate assignment UDP assignment coninous assignmentendmodule說明部分用于定義不同的項，比如模塊描述中使用的寄存器和參數(shù)。語句用于定義設(shè)計的功能和結(jié)構(gòu)。說明部分可以分散于模塊的任何地方，但是變量、寄存器、線網(wǎng)和參數(shù)等的說明必須在使用前出現(xiàn)。Verilog HDL語言的基本要素，包括標識符、數(shù)據(jù)類型、模塊端口、常量集合及運算符和表達式等。Verilog HDL可以完成實際電路不同抽象級別的建模，具體而言，有三種描述形式：如果從電路結(jié)構(gòu)的角度來描述電路模塊，則稱為結(jié)構(gòu)描述形式；如果對線型變量進行操作，就是數(shù)據(jù)流描述形式；如果只從功能和行為的角度來描述一個實際電路，就成為行為級描述形式。電路具有5種不同模型，其中，系統(tǒng)級、算法級、RTL級屬于行為描述；門級屬于結(jié)構(gòu)描述；開關(guān)級涉及模擬電路，在數(shù)字電路中一般不考慮。第三章 線性分組碼編碼原理和仿真實現(xiàn)線性分組碼中的分組是指編碼方法是按信息分組來進行的，而線性則是指編碼規(guī)律即監(jiān)督位與信息位之間的關(guān)系遵從線性規(guī)律。線性分組碼是一組固定長度的碼組，可表示為(n , k)，通常它用于前向糾錯。在分組碼中，監(jiān)督位被加到信息位之后，形成新的碼。在編碼時，k個信息位被編為n位碼組長度，而nk個監(jiān)督位的作用就是實現(xiàn)檢錯與糾錯。當(dāng)分組碼的信息碼元與監(jiān)督碼元之間的關(guān)系為線性關(guān)系時，這種分組碼就稱為線性分組碼。 對于長度為n的二進制線性分組碼，它有2n種可能的碼組，從2n種碼組中，可以選擇M=2k個碼組(kn)組成一種碼。這樣，一個k比特信息的線性分組碼可以映射到一個長度為n碼組上，該碼組是從M=2k個碼組構(gòu)成的碼集中選出來的，這樣剩下的碼組就可以對這個分組碼進行檢錯或糾錯。 線性分組碼是建立在代數(shù)群論基礎(chǔ)之上的，各許用碼的集合構(gòu)成了代數(shù)學(xué)中的群，它們的主要性質(zhì)如下： (1)任意兩許用碼之和(對于二進制碼這個和的含義是模二和)仍為一許用碼，也就是說，線性分組碼具有封閉性； (2)碼組間的最小碼距等于非零碼的最小碼重。線性分組碼種類眾多，下面對其中的典型代表進行簡單介紹。 漢明碼當(dāng)計算機存儲或移動數(shù)據(jù)時，可能會產(chǎn)生數(shù)據(jù)位錯誤，這時可以利用漢明碼來檢測并糾錯，簡單的說，漢明碼是一個錯誤校驗碼碼集，因此定名為漢明碼。與其他的錯誤校驗碼類似，漢明碼也利用了奇偶校驗位的概念，通過在數(shù)據(jù)位后面增加一些比特，可以驗證數(shù)據(jù)的有效性。利用一個以上的校驗位，漢明碼不僅可以驗證數(shù)據(jù)是否有效，還能在數(shù)據(jù)出錯的情況下指明錯誤位置。漢明碼利用奇偶塊機制降低了前向糾錯的成本。進行奇偶校驗的方法是先計算數(shù)據(jù)中1的個數(shù)，通過增加一個0或1(稱為校驗位)，使1的個數(shù)變?yōu)槠鏀?shù)(奇校驗)或偶數(shù)(偶校驗)。例如，數(shù)據(jù)1001總共是4個比特位，包括2個1，1的數(shù)目是偶數(shù)，因此，如果是偶校驗，那么增加的校驗位就是一個0，反之，增加一個1作為校驗位。通過“異或”運算來實現(xiàn)偶校驗，“同或”運算來實現(xiàn)奇校驗。單個比特位的錯誤可以通過計算1的數(shù)目是否正確來檢測出來，如果1的數(shù)目錯誤，說明有一個比特位出錯，這表示數(shù)據(jù)在傳輸過程中受到噪音影響而出錯。利用更多的校驗位，漢明碼可以檢測兩位碼錯，每一位的檢錯都通過數(shù)據(jù)中不同的位組合來計算出來。校驗位的數(shù)目與傳輸數(shù)據(jù)的總位數(shù)有關(guān)，可以通過漢明規(guī)則進行計算：　 　　d+p+1≤2pd表示傳輸數(shù)據(jù)位數(shù)目，p表示校驗位數(shù)目。兩部分合稱漢明碼字，通過將數(shù)據(jù)位與一個生成矩陣相乘，可以生成漢明碼字。 循環(huán)碼循環(huán)碼是線性分組碼的一個重要子集，是目前研究得最成熟的一類碼。它有許多特殊的代數(shù)性質(zhì)，這些性質(zhì)有助于按所要求的糾錯能力系統(tǒng)地構(gòu)造這類碼，且易于實現(xiàn)，同時循環(huán)碼的性能也較好，具有較強的檢錯和糾錯能力。循環(huán)碼最大的特點就是碼字的循環(huán)特性，所謂循環(huán)特性是指：循環(huán)碼中任一許用碼組經(jīng)過循環(huán)移位后，所得到的碼組仍然是許用碼組。若(αn1,αn2…α1, α0)為一循環(huán)碼組，則(αn2,αn3…α1, α0)、(αn3,αn4…αn1, αn2)、……還是許用碼組。也就是說，不論是左移還是右移，也不論移多少位，仍然是許用的循環(huán)碼組。為了利用代數(shù)理論研究循環(huán)碼，可以將碼組用代數(shù)多項是來表示，這個多項式被稱為碼多項式，對于許用循環(huán)碼A=(αn1,αn2…α1, α0)，可以將它的碼多項式表示為