數字集成電路設計第四講pld與verilog(編輯修改稿)

　

【文章內容簡介】 非易失結構的 CPLD器件的下載稱為編程 （ program） ? 基于 SRAM工藝結構的 FPGA器件的下載成為 配置 （ configure） ? 對于反熔絲結構和 Flash結構的 FPGA的下載，以及對 FPGA 的專用配置 ROM的下載仍稱為編程。 ? 編程方式 ? ISP 在系統編程 ? 專用編程器 ? 現在的編程器一般都支持在系統編程，設計數字系統和做 PCB板時應預留好器件的下載接口 ? CPLD/FPGA開發工具 設計輸入編輯器 原理圖 ViewDraw Orcad Capture 狀態圖 波形圖 HDL文本 UltraEdit Aldec ActiveHDL 結合 Mentor HDLDesignerSeries HDL 綜合器 ? FPGA 綜合器 Synopsys : FPGACompiler，DCFPGA Synplicity : Synplify Pro Mentor :LeonardoSpectrum ? ASIC綜合器 Synopsys : Design Compiler Synplicity:Synplify ASIC Cadence:Synerdy 仿真器 ? 按對設計語言不同的處理方式分： ? 編譯型，速度快，需預處理，不便即時修改； ? 解釋型，速度一般，可隨時修改仿真環境和條件 ? 按處理的 HDL 類型分： ? VHDL仿真器； ? Verilog仿真器； ? 混合仿真器； ? 其他 HDL仿真器 ? 按仿真的電路描述級別不同， HDL仿真器可單獨或者完成各步驟仿真 ? 系統級 ? 行為級 ? RTL級 ? 門級時序仿真 ? 典型例子 Model Technology： Modelsim，編譯型混合仿真器 Cadence： VerilogXL ,最好的 Verilog 仿真器之一 Aldec： ActiveHDL Synopsys： VCS Cadence： NCsim 適配器（布線） 完成目標系統在器件上的布局布線，由 PLD廠商提供的專門針對器件開發的 EDA軟件工具來完成。 Lattice ： ispLEVEL Altera： QuatusII中的 Fitter Xilinx : ISE 下載器 把設計下載到對應的實際器件 軟件部分 一般由 PLD廠商提供的專門針對器件下載或編程軟件來完成 ? 數字集成電路設計流程 ? 可編程邏輯器件基礎 ? Verilog HDL 67 知識點： 什么 是硬件描述語言 HDL以及 why ？ 硬件 描述語言分類與 Verilog簡介 Verilog HDL的抽象級別 68 具有 特殊結構能夠對硬件邏輯電路的功能進行 描述 的一種高級編程語言 這種特殊結構能夠： ? 描述電路的連接 ? 描述電路的功能 ? 在不同抽象級上描述電路 ? 描述電路的時序 ? 表達具有并行性 HDL主要有兩種： Verilog和 VHDL 69 電路的邏輯功能容易理解； ?把 邏輯設計 與 具體電路的實現 分成兩個 獨立的 階段來操作； ?邏輯設計與實現的工藝無關； ?邏輯設計的資源積累可以重復利用； 可以 由多人共同更好更快地設計非常復雜的 邏輯電路。 70 ?VHDL 語法 /結構比較嚴格，因而編寫出的模塊風格比較清晰； 較多 的設計人員合作完成的特大型 項目。 歐洲習慣 ?Verilog HDL 語法靈活，在注釋清晰的情況下，工作量略少； 美國、臺灣習慣 71 Verilog HDL是在 1983年由 GDA（ GateWay Design Automation）公司的 Phil Moorby所創。 Phi Moorby后來成為 VerilogXL的主要設計者和 Cadence公司的第一個合伙人。 在 1984~1985年間， Moorby設計出了第一個 VerilogXL的仿真器。 1986年， Moorby提出了用于快速門級仿真的 XL算法。 1990年， Cadence公司收購了 GDA公司 1991年， Cadence公司公開發表 Verilog語言，成立了 OVI（ Open Verilog International）組織來負責 Verilog HDL語言的發展。 1995年制定了 Verilog HDL的 IEEE標準，即 IEEE1364。 72 語言 本身提供了各種層次抽象的表述，可以用詳細程度有很大差別的的多層次模塊組合來描述一個電路系統。 ?行為級：技術指標和算法的 Verilog描述 ?RTL級：邏輯功能的 Verilog描述 ?門級 ：邏輯結構的 Verilog描述 ?開關級：具體的晶體管物理器件的描述 73 在抽象級上需要進行折衷 系統說明 設計 文檔 /算術描述 RTL/功能級 Verilog 門級 /結構級 Verilog 版圖 /物理級 幾何圖形 詳細程度 低 高 輸入 /仿真速度 高 低 74 兩路 MUX的邏輯 描述 為：只要信號 a或 b或 sel發生變化，如果 sel為 0則選擇 a輸出；否則選擇 b輸出。 module muxtwo (out, a, b, sel)。 input a, b, sel。 output out。 wire out。 assign out=(sel)?b:a。 endmodule 75 Verilog HDL基本模塊說明 Verilog HDL中的詞匯約定 Verilog HDL 數據類型 Verilog HDL 運算符 76 Verilog HDL基本模塊說明 ? module能夠表示： ? 物理塊， 如 IC或 ASIC單元 ? 邏輯塊， 如一個 CPU設計的 ALU部分 ? 整個系統 ? 每一個模塊的描述從關鍵詞 module開始，有一個名稱（如SN74LS74， DFF， ALU等等），由關鍵詞 endmodule結束。 module是層次化設計的基本構件 邏輯描述放在module內部 77 知識點： /輸出說明 78 1．端口在模塊名字后的括號中列出 3．端口可以說明為 input, output及 inout 2．端口等價于硬件的引腳 (pin) ? 模塊通過端口與外部通信 79 Verilog 模塊的結構由在 module和 endmodule 關鍵詞之間的四個主要部分組成： 1．端口信息： module bination(a, b, c, d )。 2．輸入 /輸出說明 ： input a, b, c 。 output d 。 // 輸入 /輸出端口信號類型聲明，缺省為 wire型 ： 3．內部信號： wire x。 4．功能定義： assign d = a | x 。 assign x = ( b ~c )。 endmodule 80 module mux2to1 (out, a, b, sel)。 input a, b, sel。 output out。 wire out。 assign out=(sel)?b:a。 endmodule 兩路選擇器的 RTL級 描述： 81 ?請在下面的空格中填入適當的符號 使其成為右圖的 Verilog 模塊 ： module block1(a, b, —, —, — )。 input —, —, —。 —— d, — 。 assign d = a | ( b ~c) 。 assign e = ( b ~c )。 _______ a b c d e 82 module block1(a, b, c, d, e )。 input a, b, c。 output d, e 。 assign d = a | ( b ~c) 。 assign e = ( b ~c )。 endmodule a b c d e 83 知識點： ?術語及定義 ?Verilog采用的四值邏輯系統 ?整數常量和實數常量 ?標識符 84 1．空白符： 空格、 tabs及換行 2． 標志符 (Identifier):Verilog中對象 (如模塊或信號 )的名字 3． LSB： 最低有效位 (Lease significant bit) 4． MSB： 最高有效位 (Most significant bit) 85 ’ 0’, 零， Low, False, Logic Low, Ground,VSS, Negative Assertion ‘1’, 壹， High, True, Logic High, Power, VDD, VCC, Positive Assertion ’X’ Unknown: 不確定， Occurs at Logical Which Cannot be Resolved Conflict ‘Z’, High Impedance, 高阻狀態（三態門），Tri Stated, Disabled Driver (Unknown) 86 Verilog中，常量 (literals)可是整數也可以是實數。 。整數表示為： size39。basevalue 其中 size ： 位數大小，由十進制數表示的位數 (bit) 表示。 缺省為 32位 base： 數基，可為 2(b)、 8(o)、 10(d)、 16(h)進制。缺省為 10進制 value： 是所選數基內任意有效數字，包括 X、 Z。 。 87 12 unsized decimal (zero extended to 32 bits) ?h83a unsized hexadecimal (zero extended to 32 bits) 839。b1100 0001 8bit binary 1639。hff01 16bit hexadecimal 3239。bz01x Zextended to 32 bits 339。b1010 1101 3bit number, truncated to 3?b101 decimal notation 32e 4 scientific notation for scientific notation for 4100 整數與實數常量例子 88 ? 整數的大小可以定義也可以不定義。整數表示為： ? 數字中（ _ ）忽略，便于查看 ? 沒有定義大小 (size)整數缺省為 32位