課程設計論文基于fpga的m序列發生器-資料下載頁

【導讀】采用元件例化語句。算法運用VHDL語言編程，以A1tera的QuartusⅡ軟件為開發平。臺，給出了序列的仿真波形。序列的統計特性分析表明：該方法產生的序列符合ｍ序。列的偽隨機特性，驗證了算法的正確性。m序列是偽隨機序列的一種,結構簡單,實現方便。列在通訊、導航、雷達、通信系統性能的測量等領域中有著廣泛的應用。偽噪聲發生器在測距、通信等領域的應用日益受到人們重視。FPGA便于實現大規模的數字系統。碼序列發生器，另一類稱為模塊型碼序列發生器。擾碼的目的是使短周期輸入序列變為長周期的信道序列。因素受到人們重視的。直到60年代，偽隨機噪聲的出現才使上述困難得到解決。偽隨機噪聲具有類是與隨機噪聲的一些統計特性，同時又便于重復產生和處理。今后我們將這種周期序列稱為偽隨機序列。通常產生偽隨機序列的電路為一反饋移存器。度線性反饋遺存器序列，通常簡稱為m序列。由于它的理論比較成熟，實現比較簡便，

　　

【正文】 發人員不具備系統的擴充開發能力，只是搞搞編程是沒什么意義的，當然設備驅動程序的開發是另一種情況，搞系統級應用看似起點 高，但不具備深層開發能力，很可能會變成愛好者，就如很多人會做網頁但不能稱做會編程類似以上是幾點個人開發，希望能幫助想學 FPGA 但很茫然無措的人理一理思路。這是一個不錯的行業，有很好的個人成功機會。但也肯定是一個競爭很激烈的行業，關鍵看的就是速度和深度當然還有市場適應能力。 基于 FPGA 的ｍ序列發生器 16 5 m 序列生成器仿真分析 圖 51 m序列生成器框圖 反饋系數表存儲器設計 反饋系數表存儲器設計 設計 Galois 型反饋系數表存儲器結構如圖 52所示。該結構由 FPGA 中內嵌的 E2PROM 構成 ,只要圖 3 Galois 型 反饋系數表存儲器結構圖給定n,經過級數調整模塊運算得到其相應地址 addr,即可從 E2PROM 的輸出端 feedfactor輸出其相應的反饋系數。故存儲器中要存儲 27 組反饋系數值 ,若設計級數的最小級數為 ns,最大級數為 ne,則 E2PROM 的地址空間范圍是從 0 至 nens。將這 27 組反饋系數值做成一個 ROM 表 ,則需要一個 5 位二進制數字作為地址輸入來提取與之相應的反饋系數值。 該模塊的 VHDL 程序如下 基于 FPGA 的ｍ序列發生器 17 entity rom is port (rst : in std _ logic。 addr : in std _ logic _ vector (4 downto 0)。 feedfactor : out std _ logic _ vector (0 to 27))。 end rom。 architecture feedTable of rom is type memory is array (0 to 26) of std _ logic _ vector (0 to 27)。 signal data1 : memory: = (/10000000000000000000000000000, /10000000000000000000000000000, /01000000000000000000000000000)。 signal addr1 : integer range 0 to 26。 begin addr1=conv _ integer (addr)。 process (rst, addr1, addr, data1) begin if rst= feedfactor =data1 (addr1)。 else feedfactor = (others=Z.)。 end if。 end process。 end feedTable。 移位存儲器設計 為實現級數 n值在 3~29 可調的 m序列 ,先生成一 個 29級的 Galois 型移位寄存器 ,該結構的第 29 位 D 觸發器的輸出是否反饋取決于級數 n?？捎靡粋€信號 X 來表征相應級數的 Galois 型結構中的反饋特征 ,X 在移位寄存器狀態輸出(S(1), S(28))中取值。通過輸入 5 位二進制信號 addr [4, 0]來確定末位反饋信號 X 的取值。如當輸入 addr [4, 0]為 00000 時 ,反饋信號 X=S(1),這樣就生成了一個 3 級的 m 序列發生器 。當輸入 addr [4, 0]為 00001 時 ,反饋信號 X= S(2),這樣就生成了一個 4 級的 m序列發生器 。依此 類推。該模塊的 VHDL 程序 基于 FPGA 的ｍ序列發生器 18 PROCESS (clk, rst, addr) BEGIN IF (rst =0.) THEN S= (OTHERS=1.)。 ELSIF (CLK39。event and CLK=1.) THEN CASE addr IS WHEN/000000=X=S (1)。 WHEN/000010=X=S (2)。 ,。 WHEN/110100=X=S (27)。 WHEN OTHERS=X=0.。 END CASE。 Q=X。 exa: FOR i IN n1 DOWNTO 1 LOOP if (G (i1) = (0.) then S (i) =S (i1)。 else S (i) =S (i1) XOR (G (i1) AND X)。 end if。 END LOOP exa。 S (0) =X。 END IF。 END PROCESS。 該模塊有 4個輸入 (clk, rst, addr [4, 0],G[0, 27])、 1個輸出 (Q)和 1個緩沖口 (S [n1,0])。 clk 為器件的工作時鐘 。 rst 為器件的控制信號 ,為 /10 時器件工作 。G[0, 27]是位于地址 addr [4, 0]的反饋系數表存儲器中輸出的反饋系數 。Q為 n 級的 m 序列信號的輸出。 仿真分析 在 QuartusII上對級數 n分別為 3~29的 m序列發生器進行了仿真 ,給出了級數 n分別為 3和 29 的 m序列發生器的仿真結果 (圖 51),并對系統的延時進行分析。為便于分析 ,筆者對系統中各寄存器的初始狀態都設定為 /10,所以 m 序列的輸出應該從 /10 開 始。由圖 4 可知 ,m 序列的每一位的寬度均為一個時鐘周期 。m 序列輸出的起始位置為rst 置 /10 后的第一個時鐘上升沿是在 35ns 處。圖 51 中 m 序列在 571599ns 開始輸出 ,系統延時 221599ns。圖 52 中 m 序列在 571472ns 開始輸出 ,系統延時 221472ns。由此可見 ,系統延時受級數 n的 影響較小。 用 VHDL語言描述復雜的數字系統設計效率顯著提高 ,對于任意級數的 m序列發生器 ,充分利用 FPGA芯片內置的 ROM構建任意級數的 Galois型反饋系數表 ,極大地簡化了快速 m 序列發生器的實現過程。由于其產生的速率快 ,且基本不受級數 n 的影響 ,因而該 m 序列產生方法具有較強的適應性和較廣的應用范圍 ,尤其適用于級數 n 可變基于 FPGA 的ｍ序列發生器 19 的應用場合。 基于 FPGA 的ｍ序列發生器 20 圖 51 n=3 圖 52 n=29 參考文獻 [1]周潤景 .基于 QuartusⅡ的 FPGA/CPLD 數字系統設計實例 [M].電子 工業出版基于 FPGA 的ｍ序列發生器 21 社 .2020,8 [2]邢建平，曾繁泰 .VHDL 程序設計教程（第 3版） [M].北京：清華大學出版社， 2020 [3]蒲海 ,陳自力 ,胡玫榮 1 基于 CPLD 的高速 m 序列碼發生器的設計 [J]1 微計算機信息 , 2020, 21 (4): 172~1731 [4]束禮寶 ,宋克柱 1偽隨機數發生器的 FPGA實現與研究 [J]1電路與系統學報 , 2020, 8 (3): 121~1241 [5]鄒學玉 ,易國華 1 一類基于 FPGA 的 m 序列發生器的設計 [J]1 長江大學學報 (自然科學版 ), 2020, 3 (3): 84~861 [6]林可祥 ,汪一飛 1 偽隨機碼的原理與應用 [M]1 北京 :人民郵電出版社 , 19981 [7]梅文華 ,楊義先 1 跳頻通信地址編碼理論 [M]1 北京 :國防工業出版社 , 19961 [8]段穎妮，呂虹．基于全狀態偽隨機序列的 BIST 設計 [J]．電子器件， 2020， (4)：1263— 1266． [9]樊昌信．通信原理 (第五版 )[M]．北京：國防工業出版社， 2020． 基于 FPGA 的ｍ序列發生器 22 附 錄 圖 51 n=3 圖 52 n=29