計算機組成原理第1011章-資料下載頁

　　

【正文】 同步的，而硬件中斷則是隨機發生的。 程序中斷輸入輸出方式 中斷觸發器 –當中斷源發生引起中斷的事件時，先將它保存在設備控制器的“中斷觸發器”中，即將“中斷觸發器”置“ 1”，向 CPU發出“中斷請求”信號。每個中斷源有一個中斷觸發器，全機的多個中斷觸發器構成中斷寄存器。 中斷屏蔽觸發器 –當產生中斷請求后，用程序方式有選擇的封鎖部分中斷，而允許其他部分中斷仍得到響應，稱為中斷屏蔽。實現方法是為每個中斷源設置一個 中斷屏蔽觸發器 來屏蔽設備的中斷請求。 程序中斷輸入輸出方式 可屏蔽中斷和不可屏蔽中斷 – 可以被 CPU通過指令限制其發出中斷請求的中斷屬于可屏蔽中斷，例如對某些外圍設備就可以在一段時間里執行中斷屏蔽；一些中斷是不允許執行屏蔽中斷的 ,例如電源掉電中斷，稱這類中斷為不可屏蔽中斷。 禁止中斷 – 如果由于某種原因，在很短一小段時間內，不允許 CPU接收任何一個中斷請求（ 禁止中斷 ），通常是在 CPU內部設置一個“ 中斷允許 ”觸發器，只有該觸發器被置為“１”狀態 ,才允許 CPU響應中斷請求，該觸發器被置為“ 0”狀態，則禁止 CPU響應中斷請求； – 指令系統中，要給出“開中斷”指令（置“１”中斷允許觸發器）和“關中斷”指令（清“０”中斷允許觸發器）。 程序中斷輸入輸出方式 中斷優先級 –為管理眾多的中斷請求，需要按每個（類）中斷處理的急迫程度，對中斷進行分級管理。在有多個中斷請求時，首先響應與處理優先級最高的一個中斷請求。 中斷嵌套 –是指在處理中斷的過程中又可以響應更高優先級中斷的辦法。 –如果 CPU正在處理優先級低的一個中斷，又來了優先級更高的一個中斷請求，則停止低優先級的中斷處理過程，以便及時響應更高優先級的中斷請求，在該高優先級中斷處理完成之后，接下來再繼續處理低優先級的中斷，在該低優先級中斷處理完成之后，返回去接著執行主程序。 程序中斷輸入輸出方式 中斷請求 – 中斷源給 CPU發控制信號，通過中斷源的 中斷觸發器完成（但受 中斷屏蔽觸發器 的制約） 中斷響應 – 中斷響應的基本條件：允許中斷、 CPU結束一條指令執行、中斷優先級比當前處理任務高 中斷處理 關中斷保存斷點判中斷源，轉中斷服務開中斷執行中斷服務程序關中斷恢復斷點開中斷返回斷點程序中斷輸入輸出方式 判別中斷源的方法 –多個中斷源發出中斷請求時，首先需要找出其中中斷優先級最高的那個中斷源； –采用軟件方案時，是用程序檢查中斷字的內容實現 ? 全部的中斷觸發器構成中斷寄存器，其內容稱為中斷字。當中斷源數量很多時，中斷字也就很長； ? 為了管理方便，通常把所有中斷按不同類別、性質取分為若干個中斷優先級，每個中斷優先級中安排多個中斷源，在確定中斷優先次序時，先查最高中斷優先級，再到這一中斷優先級中找出中斷優先次序最高的中斷源。 –采用硬件方案時，一般選用串行鏈式排隊法，需要有比較、判斷中斷的優先級的邏輯線路 程序中斷輸入輸出方式 定位中斷服務程序入口地址 – 一是在中斷總控程序中用專用的指令接收中斷設備編碼，再用該設備編碼到指定的內存區中找到中斷服務程序的入口地址。 – 另外一種是中斷向量法，由每個中斷源直接提供中斷向量，用這一中中斷向量為地址到中斷向量表中取出中斷服務程序的入口地址。中斷向量表是由每個中斷源的中斷服務程序的入口地址組成的一張列表，通常被存放在內存中的指定的一片區域中。 主程序： A2150 A2021 PUSH R0 2 個寄存器的入棧出棧操 * EI (6E00) PUSH R13 作是為了避免不同優先級 MVRD R0,4D MVRD R13,0FFF 中斷嵌套過程中彼此干擾 OUT 80 DEC R13 CALA 2150 JRNZ 2154 JR 2021 POP R13 RET POP R0 RET A2120（ 2130， 2140） 3 個中斷服務程序入口各 不相同，并使用不同的寄 A2104 * EI (6E00) 存器檢查輸出的字符個數 JR 2120 PUSH R0 A2108 MVRD R7， 50 （ R8， R9） JR 2130 MVRD R0, 31 (32,33) A210C OUT 80 前面帶 * 號的語句屬于 JR 2140 CALA 2150 擴展指令，只能用 E命 DEC R7 （ R8， R9） 令輸入指令碼 JRNZ 2124（ 2134， 2144） POP R0 * IRET (EF00) 3 級嵌套的中斷實驗 ：主程序連續輸出字符‘ M’ ,不同優先級的中斷服務程序連續輸出 50h 個對應的的數字符。 2150 入口的子程序完成延時等待。在中斷服務程序中用于檢查輸出字符個數的寄存器各不相同，以避免中斷嵌套過程中彼此干擾。 直接存儲器存取 (DMA)方式 基本概念 –DMA是在專門的硬件（ DMA接口卡）控制下，實現高速 I/O設備與主存儲器之間成批交換數據的輸入 /輸出操作方式。 工作方式 –獨占總線方式：從傳送第一個字開始直到這批數據傳輸完成的整個過程， DMA都把住總線不放，使總線只為本 DMA使用。其缺點是 CPU和其他 DMA等 bus masters都要停止運行，會影響系統運行效率。 –周期挪用方式：在 DMA占用總線周期傳送一個字的期間，如果 CPU在此期間并不使用總線，它就繼續執行指令，二者均可運行，互不干涉，若 CPU也要使用總線，則發生了爭用總線的矛盾，此時 CPU要讓出一個總線周期先給 DMA使用，然后自己才能得到總線使用權并繼續運行。 –DMA 與 CPU 交替訪問主存方式。 DMA控制器（ DMA卡） DMA卡 是插接在總線插槽上的一塊邏輯線路板，它的一端通過總線與計算機主存儲器連接，另外一端通過電纜與高速設備連接。 與一般接口卡不同的是， DMA可以變化自己的角色，當 CPU對它進行讀寫時， CPU是 bus master， DMA是 bus slave，當 DMA控制高速設備與主存交換數據時， DMA是 bus master。 DMA卡 通常包括一般通用可編程接口卡的全部組成部分，例如 設備識別邏輯 ， 控制 /狀態邏輯 ，數據緩沖電路 ， 中斷機構 等，又要多出其他幾個組成部分，例如 主存地址計數器 ， 數據數量計數器 ， DMA請求線路 等。 DMA控制器組成部分介紹 主存地址計數器 ， 存放讀寫主存用到的主存地址，一批數據傳送開始前，由 CPU寫入其初值，以后每傳送一個字，該地址計數器加１ ,使其指向下一個主存單元。 數據數量計數器 ， 存放傳送數據的數量，由CPU寫入其初值，以后每傳送一個字，該計數器減１，當計數到０時，表示這批數據傳送完畢，此時 DMA應向 CPU發中斷請求信號。 DMA的控制 /狀態邏輯 ， 由控制和狀態等邏輯電路組成，用于修改主存地址計數器和數據數量計數器，指定傳送功能（輸入還是輸出） ,協調 CPU和 DMA信號的配合與同步。 DMA控制器組成部分介紹 DMA請求線路 ，接收并記憶設備送來的請求數據傳送的 DMA請求信號，然后向 CPU 發出總線占用請求信號， CPU接到這一請求信號并響應后，送回回答信號， DMA的控制 /狀態邏輯接到這一回答信號，就取得了總線的使用權，啟動數據傳送。 數據緩沖寄存器 ，用于存放高速設備與主存之間交換的數據，也有的 DMA卡上不設置數據緩沖寄存器，而由送出數據的一方，在指定的時刻直接把數據放到數據總線上。 中斷機構 ，與通用接口中的中斷邏輯電路的組成完全相同，中斷請求發生在數據數量計數器計數到０值的時刻，用于向 CPU報告本組數據傳送完成，并等待新的傳送命令。 DMA接口 主 存 CPU DMA 接口組成 DMA 控 制 邏 輯 中 斷 邏 輯 設備 HLDA AR WC DAR HRQ 中斷請求 數據線 地址線 +1 1 溢出信號 DREQ DACK BR DMA傳送數據的過程 傳送前預處理 ： 由 CPU完成，向 DMA卡送入設備識別信號，啟動設備，測試設備運行狀態，送入內存地址初值，傳送數據的數量， DMA的功能控制信號等，然后， CPU繼續執行原來的程序。 數據傳送 ： 在 DMA卡控制下自動完成，準備好一個數據，取得總線控制權，進行數據傳送，修改卡上主存地址，修改字數計數器內容且檢查其值是否為 0，不為 0則繼續傳送，若已為 0則結束本次數據傳送過程。 傳送結束后處理 ： 數據數量計數器為 0，則向 CPU發中斷請求， CPU響應之后進行相應處理。 預處理 ： 主存起始地址 設備地址 傳送數據個數 啟動設備 DMA DMA DMA 數據傳送 ： 繼續執行主程序 同時完成一批數據傳送 后處理 ： 中斷服務程序 做 DMA 結束處理 繼續執行主程序 CPU DMA 傳送過程示意 允許傳送？ 主存地址送總線 數據送 I/O設備（或主存 ） 主存地址 加 1 傳送個數 減 1 數據塊 傳送結束？ 向 CPU申請 程序中斷 DMA請求 否 否 是 是 數據傳送