基于fpga的fft算法實(shí)現(xiàn)畢業(yè)論文-資料下載頁

　　

【正文】 req)及鍵盤顯示控制模塊(key_board)節(jié) 6 個(gè)模塊。按功能可以劃分為三個(gè)部分，即信號(hào)采樣部分、波形顯示部分和鍵盤控制部分。信號(hào)采樣部分會(huì)對(duì)輸入信號(hào)進(jìn)行采樣并存儲(chǔ)；波形顯示部分只管從雙口 RAM 讀數(shù)據(jù)并送往 VGA 接口顯示；鍵盤顯示部分主要是控制更改觸發(fā)條件、采樣頻率及數(shù)碼顯示等操作。下面將對(duì)個(gè)功能模塊進(jìn)行簡(jiǎn)單的介紹。 2)波形數(shù)據(jù)存儲(chǔ)格式采集的波形數(shù)據(jù)存放在 FPGA 內(nèi)部定義的雙口 RAM 中，存儲(chǔ)深度為 1024 位，數(shù)據(jù)寬度為 10 位，這樣數(shù)據(jù)的每一位就對(duì)應(yīng)于每一通道的波形數(shù)據(jù)，采樣到高電平就存“1” ，低電平就存“0。3)波形圖像顯示 (1)顯示區(qū)域劃分 本設(shè)計(jì)的 VGA 驅(qū)動(dòng)程序驅(qū)動(dòng) VGA 顯示器時(shí)顯示的分辨率為 640480。在水平部分顯示柵格網(wǎng)絡(luò)（柵格線用虛線顯示） ，共分 16 大格（列） ，每大格再細(xì)分 5 小每小格由 8 個(gè)像素點(diǎn)組成，總共就有 640 個(gè)像素點(diǎn)。這樣整個(gè)顯示器的顯示區(qū)域就劃分完波形顯示格式，其中屏幕的背景顏色為淺藍(lán)色，柵格線為黑色，波形為綠色間標(biāo)線為紅色。 行掃描計(jì)數(shù)器和雙口 RAM 的地址是同步的，即每掃描一個(gè)像素點(diǎn)，雙口 RAM 地址也加一。假設(shè) RAM 中的數(shù)據(jù)不變，則顯示區(qū)域每列讀出的數(shù)據(jù)都是相同的，現(xiàn)在要做的是在各通道對(duì)應(yīng)的位置顯示對(duì)應(yīng)通道的波形數(shù)據(jù)，當(dāng)場(chǎng)掃描計(jì)數(shù)器 vcount 的值為 8 時(shí)，判斷 DO 值，若為“1”輸出數(shù)據(jù)（指顯示波形的顏色數(shù)據(jù)）顯示，若為“O”則輸出背景色或柵格（視柵格顯示條件而定） ；同理當(dāng)vcount 的值為 40 時(shí)（見表 ） ，再次判斷 DO 值，若為“0”輸出數(shù)據(jù)，若為“1”則輸出背景色或柵格。這樣一來，就有高低電平的波形線顯示出來了。但高電平與低電平跳變時(shí)的垂直線怎的顯示，在 RAM 數(shù)據(jù)讀取出來之后再加一級(jí)寄存器做個(gè)邊沿檢測(cè)電路（如圖 5. 14 所示，其中 XOR 為“異或”門） ，當(dāng) Din0（即 DO）的值產(chǎn)生變化時(shí)，在 mark 端即輸出高電平（Din0 發(fā)生變化后，在CLK 到來之前 Dout0 的值是保持不變的，兩不同值經(jīng)“異或”門“異或”后即輸出“1” ） 。當(dāng)vcount 的值為 8～40 時(shí)判斷 mark 的狀態(tài)，若為“1”則輸出數(shù)據(jù)（波形顏色數(shù)據(jù)） ，若為“0”顯示背景顏色或柵格線。這樣一來完整的波形就能顯示出來。其他各通道波形的顯示方法相同。柵格和時(shí)間標(biāo)線的顯示比較簡(jiǎn)單，只要在顯示區(qū)域?qū)?yīng)的位置（比如當(dāng) hcount 為 0、40 時(shí)）輸出柵格顏色數(shù)據(jù)就可以了，若要顯示虛線，則需將 vcount 值也做比較（比如當(dāng) vcount 為 5時(shí)顯示，vcount 為 0、4不顯示） 。 (3)移動(dòng)顯示區(qū)域 考慮到顯示器的水平分辨率為 640 個(gè)像素，只能顯示 640 個(gè)波形點(diǎn)，若波形數(shù)據(jù)存儲(chǔ)器存儲(chǔ)深度取 640，則不好控制，也比較浪費(fèi)資源（這是由 FPGA 的結(jié)構(gòu)決定的） ，所以存儲(chǔ)深度應(yīng)取整(2n)，取 1 024 剛好滿足 1 K。這樣一來有一些波形數(shù)據(jù)會(huì)顯示不出，但是可以通過改變雙口 RAM的起始地址來達(dá)到能查看所有波形數(shù)據(jù)的目的。如圖 所示，圖中 offset 為起始地址的偏移量，范圍為 0～384，offset 的值可通過鍵盤改變。 邊沿檢測(cè)電路基于 FPGA 的 FFT 算法 實(shí)現(xiàn)第 23 頁 共 41 頁 vga 的仿真測(cè)試以上各功能模塊在 quartusⅡ軟件中的仿真結(jié)果如圖 。圖中，vga_clk 信號(hào)是 點(diǎn)時(shí)鐘信號(hào)，hsync,vsync 分別是行、場(chǎng)同步信號(hào)輸出，hcount,vcount 分別是行、場(chǎng)計(jì)數(shù)信號(hào)．disp_data 是八位的色彩輸出信號(hào)。從圖 中可以看到，當(dāng)場(chǎng)計(jì)數(shù)信號(hào)到達(dá)一定的值后，場(chǎng)同步輸出出現(xiàn)一個(gè)低電平，即消隱，之后進(jìn)入下一個(gè)場(chǎng)掃描。而行計(jì)數(shù)信號(hào)同樣在一行掃描結(jié)束后出現(xiàn)一個(gè)行消隱。 圖 仿真結(jié)果圖 存儲(chǔ)單元設(shè)計(jì)在 FFT 處理單元中存儲(chǔ)器是必不可少的單元，蝶形運(yùn)算數(shù)據(jù)的輸入輸出和中間結(jié)果的存儲(chǔ)都要經(jīng)過存儲(chǔ)器,因此它們的頻繁讀寫操作對(duì)整個(gè) FFT 處理速度影響較大。為了加快 FFT 的運(yùn)算速度，需要構(gòu)造雙端口 RAM 來加快數(shù)據(jù)傳輸?shù)耐掏铝?。存?chǔ)器的使用通過狀態(tài)機(jī)來調(diào)用。Altera 公司提供了強(qiáng)大而又便捷的 Quartus II 和 MegaWizard PlugIn Manager 工具，可以幫助設(shè)計(jì)者簡(jiǎn)單快捷地實(shí)現(xiàn)雙端口 RAM 存儲(chǔ)器。啟動(dòng) Quartus II 軟件中 MegaWizard PlugIn Manager 工具，并選擇 lpm_ram_dp，如圖 所示。 圖 MegaWizard 工具的 lpm_ram_dp 模塊 然后根據(jù)設(shè)計(jì)要求，按照向?qū)нM(jìn)一步設(shè)計(jì)各個(gè)參數(shù)，最后形成雙端口的 RAM 模塊，再添加必要的輸入輸出引腳，即完成了雙端口 RAM 的初步設(shè)計(jì)如圖 所示?；?FPGA 的 FFT 算法 實(shí)現(xiàn)第 24 頁 共 41 頁4 系統(tǒng)調(diào)試 安裝 ByteBlaster II 下載電纜 驅(qū)動(dòng)程序安裝首先要檢查 ByteBlaster II 驅(qū)動(dòng)程序是否安裝。如果沒有安裝，可以通過下面步驟完成安裝；如果已經(jīng)安裝，則可跳過此步。查看方法如圖 所示，在設(shè)備管理器中查看。圖 設(shè)備管理器選擇“開始”“設(shè)備和打印機(jī)”“usb blaster”打開添加硬件向?qū)?，如圖 所示基于 FPGA 的 FFT 算法 實(shí)現(xiàn)第 25 頁 共 41 頁圖 添加硬件向?qū)нx擇“是，我已經(jīng)連接了些硬件(Y)”選項(xiàng)，單擊“下一步”按鈕繼續(xù)其他設(shè)置，設(shè)置過程如圖 所示。然后一直單擊“繼續(xù)”按鈕，直到安裝結(jié)束。若安裝過程出現(xiàn)錯(cuò)誤，那么只要重新再安裝一次即可。安裝結(jié)束后需重新啟動(dòng)計(jì)算機(jī)，Altera ByteBlaster II 下載線才能正常使用。 硬件下載選擇“開始”“程序’ ’AlteraQuartus II ，打開 Quarts II 軟件。在 Quartus II 軟件主界面中選擇 ToolsProgrammer，打開編程器對(duì)話框，如圖 所示。察看編程器對(duì)話框左上角的 Hardware Setup 欄中硬件是否已經(jīng)安裝，如果是 No Hardware，表明沒有安裝下載電纜。ByteBlaster II 下載電纜安裝過程如下：①在 Quartus II 軟件的主界面中點(diǎn)擊 Hardware setup 進(jìn)入圖 所示的 Hardware Set—up 對(duì)話框；②單擊 Add Hardware 按鈕進(jìn)入圖 所示的 Add Hardware 對(duì)話框。③在 Add Hardware 對(duì)話框中，按圖所示進(jìn)行設(shè)置，然后單擊 OK 關(guān)閉該對(duì)話框(USBBlaster的安裝這里不做介紹)；④在 Hardware Setup 對(duì)話框的 Currently selected hardware 下拉列表框中選擇 ByteBlaster II(注意圖 中還未進(jìn)行選擇)，最后單擊 Close 關(guān)閉該對(duì)話框?；?FPGA 的 FFT 算法 實(shí)現(xiàn)第 26 頁 共 41 頁圖 Add Hardwar 軟件實(shí)現(xiàn)過程(1)啟動(dòng) Quartus II 建立一個(gè)空白工程，然后命名為 fft—test.(2)新建 dds rom. Mlf 文件，并拷貝(3)建立 ROM 宏單元并命化數(shù)據(jù)選擇 dds rom. mif 文件。名為 dds rom，設(shè)置數(shù)據(jù)個(gè)數(shù)為4096，數(shù)據(jù)寬度為 10 位，初始化(4)建立 PLL 宏單元，命名為 pll，設(shè)置 c0 輸出頻率為 100 MHz，cl 輸出頻率為 25 MHz，e0輸出頻率為 100MHz。(5)建立 LPM RAM DP 宏單元，命名為 sample_dpram，具體設(shè)置如下：①在 a number LPM_RAM_DP 向?qū)У?page3 頁選擇 With one read port and one write port和 As one word 兩個(gè)選項(xiàng)；②在 page4 頁設(shè)置儲(chǔ)存器的數(shù)據(jù)個(gè)數(shù)為 512，數(shù)據(jù)寬度為 8 位；③在 page5 頁設(shè)置時(shí)鐘方式為“Dual clock：use separate‘read’ and ‘write’④在 page7 頁取消讀輸出端口寄存器項(xiàng)，即取消“Read output port(s)‘q”’，clocks；同時(shí)選中創(chuàng)建時(shí)鐘使能信號(hào)項(xiàng)Create one clock enable signal”⑤其他的按默認(rèn)設(shè)置。(6)建立 LPM_RAM_DPALTMULT_ADD 宏單元，命名 display_dpram，具體設(shè)置同實(shí)驗(yàn)步驟(5)，只將數(shù)據(jù)寬度改為 9 位。(7)建立 ALTMULT_ADD 宏單元，命名為 mult_add，具體設(shè)置如下：①在 ALTMULT_ADD 向?qū)У?page3 頁設(shè)置輸入數(shù)據(jù) A、B 的寬度為 8 位。②其他的參數(shù)按默認(rèn)設(shè)置，不用更改，直至向?qū)瓿伞?8)建立 ALTSQRT 宏單元，命名為 sqrt，具體設(shè)置如下：選擇輸入數(shù)據(jù)寬度為 17 位，并選中“Yes，1 want an output latency of 8 clock cycles，后設(shè)置 8 級(jí)流水線，其他的參數(shù)按默認(rèn)設(shè)置。(9) FFT IPCore 的建立?；?FPGA 的 FFT 算法 實(shí)現(xiàn)第 27 頁 共 41 頁①安裝 MegaCore。MegaCore 可以在 Quartus II 開發(fā)環(huán)境中使用，本實(shí)驗(yàn)的 FFT MegCore 是FFT V ，即 版本的 FFT 編譯器。MegaCore 不附帶在 Quartus II 軟件中，需要單獨(dú)向Altera 公司購買或申請(qǐng)?jiān)囉冒?。在這里我們安裝的是 MegaCore IP Librar②打開 FFT 編譯器。在 Quartus II 主界面中選擇 ToolMegaWizard PlugIn Managc 打開添加宏單元的向?qū)?，選擇 Create a new custom megafunction variation 新建宏單元模塊然后在新建宏單元模塊窗口中選擇 DSP TransformsFFT 3 并命名為 fft。③設(shè)置 FFT 的參數(shù)。在 Quartus II 主界面中，在 FFT 兆核函數(shù)向?qū)е袉螕簟癝tep 1：Parameterize”打開 FFT 參數(shù)設(shè)置對(duì)話框，具體參數(shù)設(shè)置如下：(a)在 Parameters 選項(xiàng)卡設(shè)置 FFT 變換長(zhǎng)度(Transform Length)為 512，數(shù)據(jù)精度(Data Precision)和旋轉(zhuǎn)因子精度(Twiddle Precision)為 8 位，如圖 所示。(b)在 Architecture 選項(xiàng)卡選擇突發(fā)結(jié)構(gòu)(Burst)為 I/O 數(shù)據(jù)流，單輸出 FFT 引擎結(jié)構(gòu)(Single Output)，并行 FFT 引擎?zhèn)€數(shù)為“l(fā)” ，如圖 所示。(c)在 Implementation Options 選項(xiàng)卡選擇復(fù)數(shù)乘法器結(jié)構(gòu)(Structure)為 4/Mults2Adders，如圖 所示。d)最后單擊 Finish 按鈕完成參數(shù)設(shè)置。④生成 FFR 模塊。在 FFT 兆核函數(shù)向?qū)е袉螕簟癝tep 2： Set Up Simulation”按鈕百以打開生成仿真文件的對(duì)話框，這里不需要生成仿真文件，所以可以跳過此步，直接單“Step 3：Generate”按鈕，就可以生成所需要的 FFT 模塊，生成的模塊如圖 所示。圖 FFT 模塊 Symbol表 5. 17 引腳鎖定方法信號(hào) 引腳 信號(hào) 引腳 信號(hào) 引腳 信號(hào) 引腳 seg[0] PIN_D18 key0 PIN_AB11 ad_datin0 PIN_AB11 disp_data[6] PIN_C20seg[1] PIN_C19 key1 PIN_AA11 ad_datin1 PIN_AA11 disp_data[7] PIN_B21seg[2] PIN_D19 key2 PIN_T21 ad_datin2 PIN_T21 reset n PIN_B11seg[3] PIN_A20 key3 PIN_T22 ad_datin3 PIN_T22 clock PIN_T2seg[4] PIN_C20 key4 PIN_F16 ad_datin4 PIN_F16 　 　seg[5] PIN_B21 key5 PIN_F20 ad_datin5 PIN_F20 　 　seg[6] PIN_B22 key6 PIN_F19 ad_datin6 PIN_F19 　 　seg[7] PIN_D20 key7 PIN_C22 ad_datin7 PIN_C22 　 　dig[0] PIN_C21 dadata0 PIN_C10 hsyne PIN_C10 　 　dig[l] PIN_D22 dadata1 PIN_E15 vsyne PIN_E15 　 　dig[2] PIN_D21 dadata2 PIN_G14 disp_data[0] PIN_G14 　 　dig[3] PIN_F17 dadata3 PIN_F14 disp_data[1] PIN_F14 　 　dig[4] PIN_H17 dadata4 PIN_G13 disp_data[2] PIN_G13 　 　dig[5] PIN_H16 dadata5 PIN_G10 disp_data[3] PIN_G10 　 　基于 FPGA 的 FFT 算法 實(shí)現(xiàn)第 28 頁 共 41 頁(10)新建 Verilog HDL 源程序文件 ；vga．V 和；、fft—load—data、fft_data、