現代電子技術綜合實驗-數字頻率計設計實驗報告-資料下載頁

　　

【正文】 out4 : out STD_LOGIC_VECTOR (3 downto 0)。 out5 : out STD_LOGIC_VECTOR (3 downto 0)。 out6 : out STD_LOGIC_VECTOR (3 downto 0)。 over : out STD_LOGIC)。end ponent。ponent latch Port ( data_in1 : in STD_LOGIC_VECTOR (3 downto 0)。 data_in2 : in STD_LOGIC_VECTOR (3 downto 0)。 data_in3 : in STD_LOGIC_VECTOR (3 downto 0)。 data_in4 : in STD_LOGIC_VECTOR (3 downto 0)。 data_in5 : in STD_LOGIC_VECTOR (3 downto 0)。 data_in6 : in STD_LOGIC_VECTOR (3 downto 0)。 latch_in : in STD_LOGIC。 over_in : in STD_LOGIC。 over_out : out STD_LOGIC。 data_out1 : out STD_LOGIC_VECTOR (3 downto 0)。 data_out2 : out STD_LOGIC_VECTOR (3 downto 0)。 data_out3 : out STD_LOGIC_VECTOR (3 downto 0)。 data_out4 : out STD_LOGIC_VECTOR (3 downto 0)。 data_out5 : out STD_LOGIC_VECTOR (3 downto 0)。 data_out6 : out STD_LOGIC_VECTOR (3 downto 0))。end ponent。ponent displayPort ( value0 : in STD_LOGIC_VECTOR (3 downto 0)。 value1 : in STD_LOGIC_VECTOR (3 downto 0)。 value2 : in STD_LOGIC_VECTOR (3 downto 0)。 value3 : in STD_LOGIC_VECTOR (3 downto 0)。 value4 : in STD_LOGIC_VECTOR (3 downto 0)。 value5 : in STD_LOGIC_VECTOR (3 downto 0)。 led : out STD_LOGIC_VECTOR (6 downto 0)。 clk1k : in STD_LOGIC。 point : out STD_LOGIC。 g:out STD_LOGIC。 sel : out STD_LOGIC_VECTOR (2 downto 0))。end ponent。signal clk1k:STD_LOGIC:=39。039。signal clk1:STD_LOGIC:=39。039。signal A:STD_LOGIC:=39。039。signal B:STD_LOGIC:=39。039。signal C:STD_LOGIC:=39。039。signal counterout1: STD_LOGIC_VECTOR (3 downto 0):=0000。signal counterout2: STD_LOGIC_VECTOR (3 downto 0):=0000。signal counterout3: STD_LOGIC_VECTOR (3 downto 0):=0000。signal counterout4: STD_LOGIC_VECTOR (3 downto 0):=0000。signal counterout5: STD_LOGIC_VECTOR (3 downto 0):=0000。signal counterout6: STD_LOGIC_VECTOR (3 downto 0):=0000。signal counterover: STD_LOGIC。signal latchdata1: STD_LOGIC_VECTOR (3 downto 0):=0000。signal latchdata2: STD_LOGIC_VECTOR (3 downto 0):=0000。signal latchdata3: STD_LOGIC_VECTOR (3 downto 0):=0000。signal latchdata4: STD_LOGIC_VECTOR (3 downto 0):=0000。signal latchdata5: STD_LOGIC_VECTOR (3 downto 0):=0000。signal latchdata6: STD_LOGIC_VECTOR (3 downto 0):=0000。beginu1:fenpin port map (clk24m,clk1,clk1k)。u2:gatecontrol port map (clk1,A,B,C)。u3:counter6 port map (digitalsignal,C,A,counterout1,counterout2,counterout3,counterout4,counterout5,counterout6,counterover)。u4:latch port map (counterout1,counterout2,counterout3,counterout4,counterout5,counterout6,B,counterover,overflow,latchdata1,latchdata2,latchdata3,latchdata4,latchdata5,latchdata6)。u5:display port map (latchdata1,latchdata2,latchdata3,latchdata4,latchdata5,latchdata6,ledout,clk1k,point,g,sel)。end digitalfrequency_arch。