基于fpga的語音數字時鐘系統-wenkub.com

　 　

【正文】 end art。 u4:alarm_counter port map(s6,s2,s5,reset,s8)。 signal s6,s7,s8:t_clock_time。 value:out digital)。 display:out t_display。 use 。時間和鬧鐘工作狀態控制模塊分別接時間計數器，鬧鐘寄存器，顯示模塊。 end art。 else t:=0。 t:=t+1。 clk_out=39。 begin process(clk_in,reset) variable t:t_short。 ENTITY fq_divider is port(clk_in,reset:in std_logic。 七．鬧鐘分頻器 計思路：分頻器，將 clk_in 的輸入信號經過分頻后交與 clk_out當 reset 端口為高電平時， clk_out 輸出清零。 disp:process(display_time) begin for i in display_time39。then display_time=current_time。139。 if show_new_time=39。 else sound_alarm=39。 ARCHITECTURE art of display_driver is signal display_time:t_clock_time。 show_a:in std_logic。 ENTITY display_driver is port(new_time:in t_clock_time。當 alarm_time 端口的輸入信號值與current_time端口的輸入信號值相同時， sound_alarm 端口的輸出信號有效。 current_time=i_current_time。 end if。 c_t(3):=0。 c_t(3):=c_t(3)+1。 if c_t(1)6 then c_t(1):=c_t(1)+1。139。 if reset=39。 current_time:out t_clock_time)。 use 。當 reset端口為高電平時，對 current_time端口進行清零操作。 end if。 elsif load_new_a=39。)then alarm_clock=(0,0,0,0)。 alarm_time:out std_logic)。 use 。 end art。 n_t(0)=key。139。 new_time:out t_clock_time)。 use 。 ARCHITECTURE art of decoder is begin with keypad select value=0 when 0000000001, 1 when 0000000010, 2 when 0000000100, 3 when 0000001000, 4 when 0000010000, 5 when 0000100000, 6 when 0001000000, 7 when 0010000000, 8 when 0100000000, 9 when 1000000000, 0 when others。 use 。 end art。 else counter_a=counter_a+1。 count_a_end=39。 Count_alarm:process(Enable_count_a,clk) begin if(enable_count_a=39。 else counter_k=Counter_k+1。 count_k_end=39。 Count_key:process(Enable_count_k,clk) begin if (Enable_count_k=39。 end if。139。)then next_state=s0。139。 else next_state=s0。139。 else next_state=s0。139。 enable_count_k=39。 else next_state=s1。 else if(count_k_end=39。139。)then next_state=s2。 Show_new_time=39。 end if。 Show_a=39。139。 case curr_state is when s0= if(Key=39。 enable_count_k=39。 show_a=39。 load_new_a=39。 elsif rising_edge(clk)then curr_state=next_state。alarm jian chao shi yun xu signal