基于vhdl的8位模型計算機的設計與實現學士學位論文(文件)

　

【正文】 器單元的地址，由于主存儲器與CPU之間存在操作速度上的差別，所以必須使用地址寄存器來保存地址信息，直到主存儲器的讀/寫操作完成為止。 IMAR:IN STD_LOGIC。ARCHITECTURE A OF MAR ISBEGIN PROCESS(CLK,IMAR) BEGINIF(CLK’EVENT AND CLK=’1’) THEN IF (IMAR=’0’) THEN ADDR_OUT=ADDR_IN。 END A。USE 。 DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。ARCHITECTURE A OF RAM ISTYPE MEMORY IS ARRAY(0 TO 4) OF STD_LOGIC_VECTOR(7 DOWNTO 0)。 END IF。輸出信號為DOUT輸出的是選中地址中相應的內容，仿真波形圖驗證了其功能的正確性。USE 。 CLK:IN STD_LOGIC。BEGIN PROCESS(CLK,IDR,EDR) BEGINIF(CLK’EVENT AND CLK=’1’) THEN IF(IDR=’1’) THEN REGQ=DATA_IN。DATA_OUT=REGQ WHEN EDR=’0’ ELSE “ZZZZZZZZ”。4 基于VHDL的8位模型計算機的實現 基于VHDL的微程序執行流程圖 微程序執行流程圖 8位模型機的頂層原理圖設計 8位模型計算機頂層設計原理圖 基于VHDL的8位模型機工作流程 連接好頂層設計原理圖或頂層文件編程后，編譯成功，就可以進行工作其工作過程如下： （1）上電復位（CLR=0）后，程序計數器PC清零，即PC的狀態是000；節拍發生器產生T0節拍，即T0=1；在T0節拍內，IMAR=0，將PC內容送入地址寄存器MAR，使存儲器的地址線為000，由存儲器EPROM讀出指令操作碼00111110，并送入DR的輸入端。 （3）在T2=1節拍期間，IIR=0；IPC=1。由存儲器EPROM讀出操作數00000010，該數在外部數據總線上。 （6）在T5=1節拍期間，IPC=1，在第6個CLK上升沿到來時，PC執行PC+1操作，即PC內容由001變成010,。 （8）在T7=1節拍期間，各個邏輯功能部件保持原狀態，第1條指令“LD A,6”執行完畢。此取址過程與（1）~（3）相同。加法器ALU（2片74LS83）完成兩個操作數的加法運算，相加結果在SR寄存器的輸入端。 （13）在T6=1節拍期間，IA=0，ESUM=0，EDA=1。由于EDA=1，數據寄存器DR的輸出呈高阻態，于是將其與內部數據總線切斷。 頂層VHDL源程序設計 頭文件cpu_defs的VHDL設計LIBRARY IEEE。 CONSTANT op_w: NATURAL :=3。 FUNCTIOn slv2op(slv:IN STD_LOGIC_VECTOR) RETURN opcode。 CONSTANT trans_table:optable :=(000, 001, 010, 011, 100, 101,110)。 begin for i in opcode loop if slv=trans_table(i) then transop:=i。 end function slv2op。USE 。 mem_addr : IN UNSIGNED(word_wop_w3 DOWNTO 0)。 regg_out: OUT STD_LOGIC_VECTOR(word_w1 DOWNTO 0)。ARCHITECTURE rtl OF CPU IS TYPE mem_array IS ARRAY (0 TO 2**(word_wop_w2)1) OF STD_LOGIC_VECTOR(word_w1 DOWNTO 0)。00, 1= op2slv(sta) amp。 001 amp。 010 amp。 CONSTANT code : microcode_array:=(0= 000000001001010000000001,1= 000000000000000110000010,2= 000000000110000000000011,3= 000000000001001000011111, 4= 000000010010000000000000,5= 000100000000000000000000,6= 100000000000000000000111,7= 000010000001000000001111,8= 000000000000000110000100,9= 010000000000000000011110,10= 000000000000000110010000, 11= 000001000000100000100000,12= 000010000001000000010001,13= 000000000000000110011100,14= 000000000000000000000000,15= 000000000000000100000000, 16= 000000000010100001000000,17= 000000000000000110010010,18= 001000000010100000000000,19= 000000100010000000000000, 20= 000000000000000000000000)。 SIGNAL mdr_out : STD_LOGIC_VECTOR(word_w1 DOWNTO 0)。 SIGNAL reg1_out : STD_LOGIC_VECTOR(word_w1 DOWNTO 0)。 VARIABLE acc : UNSIGNED(word_w1 DOWNTO 0)。 VARIABLE mdr : STD_LOGIC_VECTOR(word_w1 DOWNTO 0)。 VARIABLE sysbus : STD_LOGIC_VECTOR(word_w1 DOWNTO 0)。 VARIABLE temp: STD_LOGIC_VECTOR(4 DOWNTO 0)。 THEN add_r:=(OTHERS =39。039。)。 mdr := (OTHERS =39。039。)。 z_flag =39。039。 op(2 DOWNTO 0)。 END IF。 ELSE add_r :=10100。 data_r_out =data_r。 THEN PC_bus=39。 END IF。139。 THEN INC_PC=39。 END IF。 END IF。139。 END IF。 ALU IF data_r(16)=39。 acc:=UNSIGNED(mdr)。 THEN ACC_bus=39。 IF data_r(18)=39。 sysbus := STD_LOGIC_VECTOR(reg1)。 THEN REG2_bus=39。 If data_r(20)=39。 reg1:=sysbus。139。139。 END IF。 THEN ALU_ACC=39。 THEN ALU_sub=39。 END IF。139。139。 END IF。039。139。 ELSIF data_r(23)=39。 mdr := sysbus。139。139。 END IF。139。 mar_out = mar。 reg2_out = reg2。039。 END PROCESS。 sysbus_out =sysbus。 END IF。139。 ELSE mem(TO_INTEGER(mar))=mdr。139。139。 THEN load_MDR=39。139。 acc_out=acc。139。 END IF。139。139。 acc := acc UNSIGNED(reg1_out)。 IF data_r(5)=39。 ELSIF IR_out(1 downto 0)=01THEN IF data_r(11)=39。139。139。 END IF。 then load_reg1=39。 sysbus := STD_LOGIC_VECTOR(reg2)。 IF data_r(19)=39。 THEN REG1_bus=39。 sysbus := STD_LOGIC_VECTOR(acc)。 IF data_r(22)=39。 THEN load_ACC=39。 IR_out = instr_reg。rfillamp。139。139。 count = count+1。 ELSIF data_r(10)=39。139。 sysbus := rfill amp。 PC IF data_r(15)=39。 ELSE add_r := UNSIGNED(data_r(4 DOWNTO 0))。039。 ELSIF data_r(4 DOWNTO 0)=11110 THEN IF IR_out(1 downto 0)=10 THEN add_r :=00110。 ELSIF RISING_EDGE(clock) THEN microprogram controller data_r := code(TO_INTEGER(add_r))。 mem = prog。039。 reg2 := (OTHERS =39。)。039。 instr_reg := (OTHERS =39。)。 IF reset=39。 VARIABLE add_r : UNSIGNED(4 DOWNTO 0)。 VARIABLE reg2 : STD_LOGIC_VECTOR(word_w1 DOWNTO 0)。039。 SIGNAL sysbus_out : STD_LOGIC_VECTOR(word_w1 DOWNTO 0)。 SIGNAL IR_out : STD_LOGIC_VECTOR(word_w1 DOWNTO 0)。 SIGNAL op : STD_LOGIC_VECTOR(op_w1 DOWNTO 0)。 00, 6= STD_LOGIC_VECTOR(TO_UNSIGNED(2,word_w)), 7= STD_LOGIC_VECTOR(TO_UNSIGNED(3,word_w)))。 010amp。01, 2=op2slv(add)STD_LOGIC_VECTOR(TO_UNSIGNED(6,word_wop_w2))amp。 CONSTANT prog : mem_array:=( 0=op2slv(load)amp。 add_r_out : OUT UNSIGNED(4 DOWNTO 0) )。 data_r_out : OUT STD_LOGIC_VECTOR(23 DOWNTO 0)。 reset : IN STD_LOGIC。 CPU的VHDL源程序設計LIBRARY IEEE。 end loop。 END FUNCTION op2slv。END PACKAGE cpu_defs。039。PACKAGE cpu_defs IS TYPE opcode IS (load,sta, sub, add, and1, jmp1, nop)。第2條指令“ADD A,7”執行完畢。由于ESUM=0，IA=0，則在CLK上升沿到來時，將SR寄存器的內容通過內部數據總線送入累加器A。ISUM=0。由存儲器EPROM讀出操作數00000111，該數在外部數據總線上。 （9）在第2條指令的T0~T2節拍期間PC的內容為010，取出EPROM中底2條指令的操作碼為11000110，經譯碼后為ADD=1，即執行加操作。 （7）在T6=1節拍期間，IA=0，在第7個CLK上升沿到來時，內部數據總線上的操作數00000110送入累加器A。 （5）在T4=1節拍期間，IDR=1，在第5個CLK上升沿到來時，外部數據總線上的操作數送入DR，并送入內部數據總線。在第3個CLK下降沿到達時，T2節拍結束，開始T3節拍。 （2） 在T1=1節拍期間