基于vhdl的8位模型計算機的設計與實現學士學位論文-全文預覽

　　

【正文】 ，IDR=1；在第2個CLK上升沿到來時，將指令操作碼00111110送入DR，并直接送到內部數據總線。 數據寄存器DR功能仿真 波形分析：輸入數據設置從00000000開始遞增1，EDR和IDR設置為01交替且在時鐘上升沿是不變化的，當IDR=1且時鐘信號CLK上升沿到來時，將被選中的存儲單元中的數據存入DR。END IF。END DR。 IDR:IN STD_LOGIC。當EDR=1時DR輸出成高阻態；當EDR=0時，DR將所存儲數據送到數據總線。END A。 BEGIN IF(CS=’0’) THEN IF(WR=’0’) THEN MEM(CONV_INTEGER(ADDR(2 DOWNTO 0))):=DIN。 ADDR:IN STD_LOGIC_VECTOR(2 DOWNTO 0))。USE 。 存儲器RAM 說明：用于存儲程序和數據 存儲器RAM程序流程圖 說明：計算機是按事先編寫的程序進行運算的，首先將編寫好的程序寫入存儲器，計算機在運行過程中對存儲器進行讀寫操作。 END IF。 ADDR_OUT:OUT STD_LOGIC_VECTOR(2 DOWNTO 0))。USE 。 程序計數器功能仿真 波形分析：時鐘信號CLK周期設為10ns，前20nsCLR信號設為低電平，程序計數器清零輸出為000，第20ns之后CLR=1，程序計數器開始隨時鐘上升沿開始計數，輸出地址為000，001，010，011，100，101，110，111。 END IF。ARCHITECTURE A OF PC ISSIGNAL QOUT:STD_LOGIC_VECTOR(2 DOWNTO 0)。USE 。由于模型計算機只有5個字節的機器碼，所以程序計數器PC的輸出只使用3位，當IPC=0時，計數器保持原狀態；IPC=1時，計數器處于計數狀態，當時鐘信號CLK上升沿到來時，做加1運算。END A。 CLK_TEMP=NOT CLK_TEMP。ARCHITECTURE A OF CLK_SOURCE ISSIGNAL CLK_TEMP:STD_LOGIC。USE 。在此仿真圖中為了清晰其功能把DATA_IN設置成00111110，11100110，01110110，循環，,LD,HALT依次使能，證明此功能模塊設計成功。END A。HALT=’1’。ADD=’1’。PROCESS(CLK,REGQ)BEGIN CASE REGQ IS WHEN”00111110”=LD=’1’。BEGIN PROCESS(CLK,IIR) BEGINIF(CLK’EVENT AND CLK=’1’)THEN IF(IIR=’0’)THEN REGQ=DATA_IN。 CLK:IN STD_LOGIC。 LIBRARY IEEE。 節拍發生器仿真波形圖 波形分析：根據輸入的時鐘信號以8個時鐘周期為一個大周期發生一個節拍脈沖，從T0到T7依次循環發生，節拍發生器模塊功能設計成功。 TEMP(7)=TEMP(6)。 TEMP(3)=TEMP(2)。 TEMP(7)=’0’。 TEMP(3)=’0’。 T7=TEMP(7)。 T3=TEMP(3)。ARCHITECTURE A OF COUNTER ISSIGNAL TEMP:STD_LOGIC_VECTOR(7 DOWNTO 0)。USE 。 節拍發生器 說明：用于產生T0T7的8個節拍脈沖信號，是模型機按此節拍有序的工作 節拍發生器程序流程圖 說明：輸入信號位CLR和CLK，當CLR=0時賦初值，否則當CLK上升沿到來時進行環形移位，以實現節拍發生器功能。 ESUM=not(t6 and add)。 IA=not((t6 and ld)or(t6 and add ))。 END PROCESS。 ESUM=not(t6 and add)。 IA=not((t6 and ld)or(t6 and add ))。ARCHITECTURE A OF CTRL ISBEGIN PROCESS(LD,ADD,HALT) BEGIN IF (HALT=’1’) THEN IPC=’0’。 T0,T1,T2,T3,T4,T5,T6,T7：IN STD_LOGIC。USE 。 控制器模塊 說明：控制模塊根據指令操作碼和時序信號，產生各種操作控制信號 控制器CTRL程序流程圖 說明：輸入信號為三個操作指令信號LD,ADD,HALT和T0T7八個節拍脈沖及一個時鐘信號CLK，輸出為九個控制信號。ZZZZZZZZ39。 DATA_OUT= REGQ WHEN EA=39。) THEN REGQ=DATA_IN。END ACC。 IA:IN STD_LOGIC。當輸入控制信號IA=0時，將輸入數據DATA_IN存入到REGQ中，當輸出控制信號EA=0是將以存到REGQ中的輸入數據賦與輸出數據DATA_OUT輸出。 END A。 END ALU。 ISUM:IN STD_LOGIC。USE 。 T0：(PC)→MAR→ABUS,IMAR=0 T1：DBUS→DR,IDR=1 T2：(PC)+1→PC,IPC=1 (DR)→IR,IIR=0，LD=1 T3：(PC)→MAR→ABUS,IMAR=0 T4：DBUS→DR,IDR=1 T5：(PC)+1→PC,IPC=1 T6：dbus→A,IA=0 T7：空 2）第二條指令ADD A，0 ；把A中6與立即數0相加，結果6送入累加器A。設計要求為： 1）總線結構：單總線，數據總線位數8位，地址總線3位 2）存儲器：存儲容量5*8位 3）操作控制器：實現指令操作碼所需的操作控制信號 4）運算器：一個累加器，實現加法操作 5）指令系統規模：3指令 模型機邏輯框圖的設計 8位模型機邏輯框圖 模型機的指令系統設計 模型計算機可完成兩個立即數相加，并將相加結果送入累加器。在本課題中把模型機劃分了十個模塊分別是存儲器，時鐘信號源，節拍發生器，操作控制器，程序計數器，地址寄存器，累加器，算術邏輯單元，指令寄存器和指令譯碼器。 本課題基于Quartus II的設計流程 8位模型計算機的設計流程3 基于VHDL8位模型機的原理與設計 模型計算機的原理所謂模型計算機就是一計算機實際結構為基礎，將其簡化，能對輸入的信息進行處理運算，更便于分析設計。接下來我們一起來進行設計的功能仿真。單擊對話框“Node Finder”按鈕后，彈出“Node Finder”對話框，在“Filter”后面的方框里選擇“Pin：all”，然后單擊“List”按鈕，在“Node Found”欄中列出了設計中的所有的輸入/輸出引腳號，選擇需要的引腳。 1）建立矢量波形文件。仿真分為功能仿真和時序仿真。 （4）編譯工程。 （2）輸入程序。Quartus II包含有MAX+PLUS II的GUI，且易于MAX+PLUS II的工程平穩地過渡到Quartus II開發環境。Altera與業界處于領先地位的EDA工具廠商組成ACCESS聯盟，確保了Altera EDA工具與這些支持Altera器件的EDA工具之間順暢接口。Quartus II具備仿真功能，同時也支持第三方的仿真工具，如ModelSim。Quartus II提供了一種與結構無關的設計環境，其界面友好，使設計者能方便地進行設計輸入、快速處理和器件編程。 －－程序包 ENTITY 實體名 IS －－實體 PORT(……)。包集合存放各設計模塊能共享的數據類型、常數、子程序等。通過功能仿真，在設計前期糾正缺陷和錯誤，可以節省后期的時間，縮短整體開發周期。模塊劃分是設計過程中的一個重要環節，這一步要花費較多的時間和精力完成，從而保證整體最優。通常情況下，開發前期先設計總體方案，但總體放啊相對比較抽象，使用VHDL的設計人員必須分析電路所要實現的具體功能。 VHDL的特點： 運用VHDL語言設計系統一般采用自頂向下分層設計的方法，首先從系統級功能設計開始，對系統高層模塊進行行為描述和功能仿真。20世紀80年代后期，美國國防部開發的VHDL語言是IEEE標準化的硬件描述語言，并且已經成為系統描述的國際公認標準，得到眾多EDA公司的支持。美國國防部在20世紀80年代初為其超高速集成電路VHSIC計劃提出的硬件描述語言，它是硬件設計者和EDA工具之間的界面。 而模型計算機是將計算機的簡化，實現相同功能，在理解和研究方面更方便，更快捷，由此更受到界內人士的好評。 四代機出現以后，日、美、歐等從20世紀80年代開始，積極開展新一代計算機的研究，但由于對新一代計算機的過高期望，使得至今仍未有突破性進展，還沒有哪一種計算機被人們公認為新一代計算機的典型代表。每一次更新換代都使計算機的體積和耗電量大大減小，功能大大增強，應用領域進一步拓寬。世界上第一臺電子數字式計算機于1946年2月15日在美國賓夕法尼亞大學研制成功，它的名稱叫ENIAC，是電子數值積分式計算機(The Electronic Numberical Intergrator and Computer)的縮寫。1995年，曙光1000大型機通過鑒定，其峰值可達每秒25億次。1988年，第一臺國產386微機——長城386推出，中國發現首例計算機病毒。第四階段（1983—1992年） 1983年，國防科技大學研制成功“銀河I型”巨型計算機，運算速度達到每秒1億次。1977年，中國第一臺微型計算機DJS050機研制成功。第三階段（1973—1982年） 1973年，中國第一臺百萬次集成電路電子計算機研制成功，字長48位，存儲容量13KB。1967年，新型晶體管大型通用數字計算機誕生。第二階段（1963—1972年） 1963年，中國第一臺大型晶體管電子計算機——109機研制成功。第一階段（1957—1962年） 1957年，哈爾濱工業大學研制成功了中國第一臺模擬式電子計算機。綜合運用所學計算機組成原理知識和VHDL語言編程技術，在Quartus II環境下實現8位模型計算機功能并進行波形仿真。關鍵詞：8位模型機 ； Quartus II ；VHDL語言 IAbstract With the improvement of importance and indispensability in puter in people39。文中首先闡述了8位模型計算機的原理，然后對其十個功能模塊（算術邏輯運算單元，累加器，控制器，地址寄存器，程序計數器，數據寄存器，存儲器，節拍發生器，時鐘信號源，指令寄存器和指令譯碼器）進行了分析與設計。本文完成了基于VHDL的8位模型計算機的設計與實現。整個系統的開發體現了在Quartus II軟件平臺上用VHDL設計數字控制系統的實用性。 Quartus II II目 錄1 緒論 1 本課題研究的目的 1 本課題研究的背景及意義 12 基于VHDL編程的基礎知識 4 VHDL語言概述 4 VHDL的設計流程 5 有關Quartus II 的介紹 6 本課題基于Quartus II的設計流程 83 基于VHDL8位模型機的原理與設計 9 模型計算機的原理 9 模型機的總體設計要求 9 模型機邏輯框圖的設計 10 模型機的指令系統設計 10 模型機的指令執行流程設計 11 基于VHDL8位模型機各模塊的設計與實現 12 算術邏輯單元ALU模塊 12 累加器模塊 14 控制器模塊 18 節拍發生器 21 指令寄存器模塊IR和指令譯碼器 24 時鐘產生器 28 程序計數器模塊 30 地址寄存器MAR 33 存儲器RAM 36 數據寄存器DR 384 基于VHDL的8位模型計算機的實現 42 基于VHDL的微程序執行流程圖 42 8位模型機的頂層原理圖設計 43 基于VHDL的8位模型機工作流程 44 頂層VHDL源程序設計 45 頭文件cpu_defs的VHDL設計 45 CPU的VHDL源程序設計 46 8位模型機的整體實現 54結 論 57致 謝 58參考文獻 59附錄A 英文原文 60附錄B 漢語翻譯 70IV1 緒論 本課題研究的目的 本課題的主要任務是通過動腦和動手解決計算機設計中的實際問題。從20世紀50年代開始研制高性能計算機，其發展的階段與國際發展相類似，也經歷了大型機，超級計