基于vhdl的8位模型計算機的設計與實現學士學位論文-預覽頁

　

【正文】 算機，高性能計算機時代。1960年，中國第一臺大型通用電子計算機——107型通用電子計算機研制成功，其字長32位，內存容量為1024B，有加減乘除等16條指令，主要用于彈道計算。1965年，中國第一臺百萬次集成電子計算機DJSⅡ型的操作系統編制完成。1972年，每秒運算11萬次的大型集成電路通用數字電子計算機研制成功。我國臺灣省臺中農學院發明了第一代倉頡輸入法。《信息交換用漢字編碼字符集基本集》GB 2312—1980國家標準正式發布實施。1987年，第一臺國產的286微機——長城286正式推出。第五階段（1992年至今） 1993年，中國第一臺10億次巨型銀河計算機II型通過鑒定。 而在國外電子計算機要比我們早十幾年。主要電子器件相繼使用了真空電子管，晶體管，中、小規模集成電路和大規模、超大規模集成電路，引起計算機的幾次更新換代。可將計算機的發展過程分成以下幾個階段：第一代為電子管計算機；第二代為晶體管計算機；第三代為中小規模集成電路計算機；第四代為大規模、超大規模集成電路計算機；第五代為巨大規模集成電路新一代計算機（1990年至現在）。目前，計算機技術正朝著微型化、巨型化、網絡化、智能化、多媒體化等方向發展。2 基于VHDL編程的基礎知識 VHDL語言概述VHDL(Very High Speed Integrated Circuit Hardware Description Language)即超高速集成電路硬件描述語言。目前常用的硬件描述語言有AHDL、ABEL、VHDL、Verilog HDL等等。這些描述可以從最抽象的系統級直到最精確的邏輯級，甚至門級。因此，VHDL設計的生命周期與其他設計方法相比是最長的。 可移植性好。 可以延長設計的生命周期。（1）確定電路具體功能。每個模塊完成一定的邏輯功能。例如，輸入輸出是否有矛盾，有無未加處理的輸入信號，是否允許使能等。配置用于從庫中選取所需元件安裝到設計單元的實體中。 －－庫 USE .。 有關Quartus II 的介紹Quartus II是Altera公司在21世紀初推出的CPLD/FPGA集成開發環境，它是該公司前一代CPLD/FPGA集成開發環境MAX+PUS II的更新換代產品。Quartus II可以直接利用第三方的綜合工具，如Leonardo Spectrum，并能直接調用這些工具。軟件加強了網絡功能，它具有最新的Internet技術，設計人員可以直接通過Internet獲得Altera的技術支持。Quartus II支持多時鐘定時分析、LogicLock基于塊的設計、SOPC、內嵌SignalTap II邏輯分析儀、功率估計器等高級工具。在“Device Design Files”頁面下雙擊“VHDL File”選項（或選中該項后單擊“OK”按鈕）后建立新文件。單擊保存文件按鈕，彈出對話框將輸入的VHDL語言程序保存為vhd文件，名字與實體名相同，單擊“保存”按鈕即可保存文件。 設計仿真的目的就是在軟件環境下，驗證電路的行為和思想是否一致。 （1）仿真文件的生成。左鍵雙擊“Name”下方空白處，彈出“Insert Node or Bus”對話框。功能仿真是忽略延時的仿真，是理想的仿真。單擊“Processing”菜單下的“Generate Functional Netlist”命令后會自動創建功能仿真網絡表。一條指令就是機器語言的一個語句，用它來說明機器硬件應完成什么樣的基本操作。 模型機的總體設計要求 要設計一個模型計算機，它由十個功能部件組成，具體是存儲器，時鐘信號源，節拍發生器，操作控制器，程序計數器，地址寄存器，累加器，算術邏輯單元，指令寄存器和指令譯碼器。本模型機的指令流程如下： 1）第一條指令LD A ，6 ；將立即數6送入A。 LIBRARY IEEE。ENTITY ALU IS PORT(AC,DR:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 )。 ALU_OUT=ALU_TEMP。 累加器模塊 說明：實現8位模型機的累加器 累加器ACC程序流程圖 說明：設置一個中間信號REGQ，輸入信號是DATA_IN，輸出信號時DATA_OUT，兩個控制信號分別是IA輸入控制信號和EA輸出控制信號。ENTITY ACC IS PORT(DATA_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 DATA_OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。039。 END PROCESS。39。 ACC功能仿真 波形分析：CLK周期為10ns，當時鐘發生且為上升沿的時候，輸入控功能制信號IA=0時，實現輸入，把輸入數據設置成從00000000到11111111依次遞增1，當IA=0輸入數據，輸出=輸入，當IA=1數據沒有被輸入，出輸出仍為上次輸入，所以輸出為00000000，00000010，00000100......由仿真波形可知，ACC模塊設計功能成功實現。USE 。 CLK: IN STD_LOGIC。END ENTITY。 IIR=not t2。 ISUM=not (t5 and add)。 END IF。 IIR=not t2。 ISUM=not (t5 and add)。可驗證波行無誤，CTRL模塊功能設計成功。USE 。END COUNTER。 T2=TEMP(2)。 T6=TEMP(6)。 TEMP(2)=’0’。 TEMP(6)=’0’。 TEMP(2)=TEMP(1)。 TEMP(6)=TEMP(5)。END A。如果IR中儲存的是操作碼LD00111110，ADD11100110，HALT01110110，譯碼器就將操作碼譯成相應的操作指令LD，ADD，HALT。 IIR:IN STD_LOGIC。ARCHITECTURE A OF IR ISSIGNAL REGQ:STD_LOGIC_VECTOR(7 OWNTO 0)。 END PROCESS。 WHEN”11000110”=LD=’0’。ADD=’0’。 END PROCESS。如果IR中儲存的是操作碼LD00111110，ADD11100110，HALT01110110，譯碼器就將操作碼譯成相應的操作指令LD,ADD,HALT。 LIBRARY IEEE。END ENTITY。 BEGIN IF(COUNTER=25000000)THEN COUNTER:=0。 END PROCESS。 程序計數器模塊程序流程圖 說明：程序計數器的作用是確定下一條指令的地址。USE 。END PC。 END IF。END A。當IMAR=0且時鐘信號CLK上升沿到來時，將地址存入，并直接輸出到存儲器的地址線上. LIBRARY IEEE。 CLK:IN STD_LOGIC。 END IF。 地址寄存器功能仿真 波形分析：輸入等于輸出，當地址寄存信號IMAR=0時，將地址輸入，ADDR_IN設置為000到100循環，ADDR_OUT輸出也是對應的000到1000。USE 。 DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。BEGIN PROCESS(CS,WR) VARIABLE MEM:MEMORY。END PROCESS。 數據寄存器DR 說明：用來暫時存放由主存儲器讀出的一條指令或數據 數據寄存器DR程序流程圖 說明：當IDR=1且時鐘信號CLK上升沿到來時，將被選中的存儲單元中的數據存入DR。ENTITY DR ISPORT(DATA_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 DATA_OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END IF。END A。第1個CLK的下降沿到達時，T0節拍結束，開始T1節拍。當IPC=1時，且在第3個CLK上升沿到來時，PC執行PC+1操作，=0，第3個CLK的上升沿到來時，內部數據總線上的操作碼存入指令寄存器IR，并進行譯碼，譯碼輸出為LD=1；表明下一步應取操作數。在第4個CLK下降沿到達時，T3節拍結束，開始T4節拍。在第6個CLK下降沿到達時，T5節拍結束，開始T6節拍。在第8個CLK下降沿到達時，T7節拍結束，開始第2條指令的T0節拍。 （10）在T3=1節拍期間，IMAR=0，在CLK上升沿到來時，MAR將PC的011存入，存儲器的地址線為011。 （12）在T5=1節拍期間，IPC=1，在CLK上升沿到來時，PC執行PC+1操作，即PC內容由011變成100。由于EDA=1，數據寄存器DR的輸出呈高阻態，于是將其與內部數據總線切斷。EA=0，將累加器的相加結果送到內部數據總線。USE 。 CONSTANT rfill: STD_LOGIC_VECTOR(op_w1 downto 0):=(others =39。 FUNCTION op2slv(op:in opcode) RETURN STD_LOGIC_VECTOR。 FUNCTION op2slv(op:IN opcode) RETURN STD_LOGIC_VECTOR IS BEGIN RETURN trans_table(op)。 end if。END PACKAGE BODY cpu_defs。ENTITY CPU ISPORT( clock : IN STD_LOGIC。 output : OUT STD_LOGIC_VECTOR(word_w1 DOWNTO 0)。 op_out : OUT STD_LOGIC_VECTOR(op_w1 DOWNTO 0)。 SIGNAL mem : mem_array。 001amp。 01, 4= op2slv(sta) amp。 10, 5=op2slv(jmp1)STD_LOGIC_VECTOR(TO_UNSIGNED(6,word_wop_w2))amp。 SIGNAL count : UNSIGNED(word_wop_w1 DOWNTO 0)。 SIGNAL mar_out : UNSIGNED(word_wop_w3 DOWNTO 0)。 SIGNAL reg2_out : STD_LOGIC_VECTOR(word_w1 DOWNTO 0)。 CONSTANT zero : UNSIGNED(word_w1 DOWNTO 0):=(OTHERS =39。 VARIABLE reg1 : STD_LOGIC_VECTOR(word_w1 DOWNTO 0)。 VARIABLE microcode : microcode_array。 BEGIN reg2:=00000111。039。)。 acc := (OTHERS =39。039。)。 mar := (OTHERS =39。039。)。 add_r := UNSIGNED(temp)。 ELSIF data_r(4 DOWNTO 0)=11100 THEN IF z_flag=39。 END IF。 add_r_out = add_r。139。 IF data_r(17)=39。 count = UNSIGNED(mdr(word_wop_w1 DOWNTO 0))。139。 IR IF data_r(14)=39。 IF data_r(9)=39。 sysbus :=00amp。 op = instr_reg(word_w1 DOWNTO word_wop_w)。139。 ENd if。139。139。 END IF。139。139。 reg_out=reg1。 THEN ALU_ACC=39。 THEN ALU_add=39。 END IF。139。139。 ELSIF IR_out(1 downto 0)=10THEN IF data_r(11)=39。 IF data_r(21)=39。 acc := acc and UNSIGNED(mdr)。 IF acc=zero THEN z_flag =39。 END IF。 THEN load_MAR=39。139。 ELSIF data_r(8)=39。 IF data_r(7)=39。 mdr := mem(TO_INTEGER(mar))。 IF data_r(13)=39。 sysbus:=mdr。 END IF。 regg_out =reg2_o