正文內(nèi)容

基于fpga的語音數(shù)字時鐘系統(tǒng)(編輯修改稿)

2025-12-16 16:01 本頁面

　

【文章內(nèi)容簡介】 _tinmeout)then count_k_end=39。139。 else counter_k=Counter_k+1。 end if。 end if。 end process Count_key。 Count_alarm:process(Enable_count_a,clk) begin if(enable_count_a=39。139。)then counter_a=39。039。 count_a_end=39。039。 elsif (rising_edge(clk))then if (counter_a=show_alarm_timeout)then count_a_end=39。139。 else counter_a=counter_a+1。 end if。 end if。 end process Count_alarm。 end art。二．鬧鐘系統(tǒng)譯碼器設計：每次按下鬧鐘系統(tǒng)的數(shù)字鍵盤后產(chǎn)生一個數(shù)字所對應的10 位二進制數(shù)據(jù)信號轉(zhuǎn)換為 1 位十進制整數(shù)信號，作為小時，分鐘計數(shù)的 4 個數(shù)字之一。結構圖 Decoder 輸入 0000000001 0000000010 0000000100 0000001000 0000010000 輸出 0 1 2 3 4 輸入 0000100000 0001000000 0010000000 0100000000 1000000000 輸出 5 6 7 8 9 library IEEE。 use 。 use 。 ENTITY decoder is port(keypad:in std_logic_vector(9 downto 0)。 value:out T_digital)。 end decoder。 ARCHITECTURE art of decoder is begin with keypad select value=0 when 0000000001, 1 when 0000000010, 2 when 0000000100, 3 when 0000001000, 4 when 0000010000, 5 when 0000100000, 6 when 0001000000, 7 when 0010000000, 8 when 0100000000, 9 when 1000000000, 0 when others。 end art。三．鬧鐘系統(tǒng)的移位寄存器的設計：在 clk 的上升沿同步下，將 key 端口的輸入信號移入new_time 端口的輸出端口最低位，原有信息一次向左移動，最高位舍去， reset 對輸出端口 new_time異步清零。電路原理圖 library IEEE。 use 。 use 。 ENTITY key_buffer is port(key:in t_digital。 clk,reset:in std_logic。 new_time:out t_clock_time)。 end key_buffer。 ARCHITECTURE art of key_buffer is signal n_t:t_clock_time。 process(clk,reset) begin if (reset=39。139。)then n_t=(0,0,0,0)。 elsif(rising_edge(clk))then for i in 3 downto 1 loopzuo huan yi n_t(i)=n_t(i1)。 end loop。 n_t(0)=key。 end if。 end process。 new_time=n_t。 end art。四．鬧鐘寄存器的設計：鬧鐘寄存器在時鐘上升沿同步下，根據(jù) Load_new_a 端口的輸入信號控制 Alarm_time 口的輸出，當控制信號為高電平時，把 New_alarm_time 端口的賦給 alarm_time然后輸出， reset 端口輸入信號對 alarm_time端口的輸出進行異步清零復位。電路原理圖 library IEEE。 use 。 use 。 ENTITY Alarm_reg is port(clk,reset:in std_logic。 new_alarm_time:in t_clock_time。 load_new_a:in std_logic。 alarm_time:out std_logic)。 end Alarm_reg。 ARCHITECTURE art of Alarm_reg is begin process(clk,reset) begin if(reset=39。139。)then alarm_clock=(0,0,0,0)。 else if rising_edge(clk)then if load_new_a=39。139。then alarm_time=new_alarm_time。 elsif load_new_a=39。039。then

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