基于fpga的數字濾波器的設計_畢業設計論文-資料下載頁

【導讀】數字信號處理在通信、雷達、聲納等中有著廣泛的應用。數字濾波器的設計是數字信號處理的關鍵技術之一，有著十分重要的理論和實際意義。隨著數字技術的不斷發展，在許多場合，數字濾波器正在快速取代模擬濾波器。FPGA在現代數字電路設計中發揮著越來越重要的作用。從設計簡單的接口電路到設計復雜的狀態機，FPGA所扮演的角色已經不容忽視。本論文完成了基于FPGA的FIR和IIR數字濾波器的設計與實現。然后根據模擬濾波器的技術指標來確定數字濾波器的技術指標，在MATLAB環境下按照數字濾波器的技術指標設計數字濾波器，并得到濾波器系數，編程實現系數量化，并且比較分析量化前后系統響應的差異，由此得到合適的量化等級。最后將所有軟件和硬件驗證無誤的模塊整合，下載到FPGA硬件中，進行功能驗證。驗證結果符合設計要求。

　　

【正文】 誤差率0%%0,541%%%%%%%% FIR濾波器設計利用VHDL語言設計數字濾波器，主要在于如何實現乘法。乘法常用的實現方法有位串行乘法、分布式算法和并行乘法等。位串行乘法能節省大量硬件資源，但運算周期過長，對于數字濾波器這種高速率要求不宜采取。分布式算法是現在比較流行的一種乘法實現方式，所用硬件資源較少，運算速率也較快，但這只是針對小位寬乘法來說。對于數字濾波器的較大位寬的乘法，不宜采取。并行乘法，算法實現簡單直觀，對于現在資源豐富的FPGA，很好實現。FIR濾波器設計程序如下：library IEEE。use 。use 。use 。entity firtest1 isport(clk_50m:in std_logic。 datain:in std_logic_vector(13 downto 0)。 res:in std_logic。 dataout:out std_logic_vector(11 downto 0))。end firtest1。architecture Behavioral of firtest1 istype reg1 is array(0 to 17) of std_logic_vector(13 downto 0)。signal reg_hn:reg1。type reg0 is array(0 to 17) of std_logic_vector(13 downto 0)。type reg2 is array(0 to 17) of std_logic_vector(27 downto 0)。signal muldata:reg2。signal reg_xn:reg0。signal accutemp:std_logic_vector(32 downto 0):=(others=39。039。)。type states is(fir0,fir1,fir2)。signal cur_state:states:=fir0。beginreg_hn(0)=(others=39。039。)。reg_hn(1)=(others=39。039。)。reg_hn(2)=00000001100001。reg_hn(3)=00001000011011。reg_hn(4)=00011010001000。reg_hn(5)=00111010001011。reg_hn(6)=01100101011110。reg_hn(7)=10010000100011。reg_hn(8)=10101011101110。reg_hn(17)=(others=39。039。)。reg_hn(16)=(others=39。039。)。reg_hn(15)=00000001100001。reg_hn(14)=00001000011011。reg_hn(13)=00011010001000。reg_hn(12)=00111010001011。reg_hn(11)=01100101011110。reg_hn(10)=10010000100011。reg_hn(9)=10101011101110。process(res,clk_50m)beginif res=39。139。 thencur_state=fir0。elsif rising_edge(clk_50m) thencase cur_state iswhen fir0=for i2 in 1 to 17 loopreg_xn(18i2)=reg_xn(17i2)。end loop。reg_xn(0)=datain。cur_state=fir1。when fir1=for i3 in 0 to 17 loopmuldata(i3)=reg_xn(i3)*reg_hn(i3)。end loop。cur_state=fir2。when fir2=accutemp=(00000amp。muldata(0))+(00000amp。muldata(1))+(00000amp。muldata(2))+(00000amp。muldata(3))+(00000amp。muldata(4))+(00000amp。muldata(5))+(00000amp。muldata(6))+(00000amp。muldata(7))+(00000amp。muldata(8))+(00000amp。muldata(9))+(00000amp。muldata(10))+(00000amp。muldata(11))+(00000amp。muldata(12))+(00000amp。muldata(13))+(00000amp。muldata(14))+(00000amp。muldata(15))+(00000amp。muldata(16))+(00000amp。muldata(17))。cur_state=fir0。end case。end if。end process。end Behavioral。上述程序，使用了狀態機，共有三個狀態：fir0、fir1和fir2。狀態fir0完成數據的更新，把新的數據datain移入reg_xn(0)，舊數據依次往高位移一位。新數據datain即AD電路的14位二進制輸出。fir1狀態完成乘法運算，reg_xn(i)和對應的reg_hn(i)相乘。reg_hn即量化的濾波器系數，本來是量化成16位二進制，但最高兩位都為零，故reg_hn(i)只保留了低14位。兩個14位的二進制數相乘，結果muldata(i)為28位。fir2 狀態完成乘法結果相加，18個28位的二進制數muldata(i)相加，相加結果accutemp可達到33位。相加前，應在muldata(i)最高位前補上“00000”，28位的二進制數加法的進位才能得到正確保存和運算。上述程序綜合無誤后，進行仿真。輸入datain為3，運算結果accutemp為196596，與理論計算結果相符。故FIR濾波器設計成功。 FIR濾波器設計仿真波形圖 IIR濾波器設計IIR濾波器設計與FIR濾波器設計上有很多相似之處。不同在于IIR濾波器的輸出又反饋到輸入。IIR濾波器設計程序如下：library IEEE。use 。use 。use 。entity iir isport(clk_50m:in std_logic。 datain:in std_logic_vector(13 downto 0)。 res:in std_logic。 dataout:out std_logic_vector(11 downto 0))。end iir。architecture Behavioral of iir istype reg0 is array(0 to 3) of std_logic_vector(6 downto 0)。signal reg_an,reg_bn:reg0。type reg1 is array(0 to 3) of std_logic_vector(13 downto 0)。signal iir_xn:reg1。type reg2 is array(0 to 2) of std_logic_vector(13 downto 0)。signal iir_yn:reg2。type reg3 is array(0 to 6) of std_logic_vector(20 downto 0)。signal muldata:reg3。signal datayn:std_logic_vector(23 downto 0)。type states is(inti,iir0,iir1,iir2)。signal cur_state:states:=inti。beginreg_an(0)=1000000。reg_an(1)=1100011。reg_an(2)=1010001。reg_an(3)=0011001。reg_bn(0)=0000101。reg_bn(1)=0000101。reg_bn(2)=0000101。reg_bn(3)=0000101。process(clk_50m,res)beginif res=39。139。 thencur_state=inti。elsif rising_edge(clk_50m) thencase cur_state iswhen inti=iir_xn(0)=(others=39。039。)。iir_xn(1)=(others=39。039。)。iir_xn(2)=(others=39。039。)。iir_xn(3)=(others=39。039。)。iir_yn(0)=(others=39。039。)。iir_yn(1)=(others=39。039。)。iir_yn(2)=(others=39。039。)。datayn=(others=39。039。)。cur_state=iir0。when iir0=iir_xn(3)=iir_xn(2)。iir_xn(2)=iir_xn(1)。iir_xn(1)=iir_xn(0)。iir_xn(0)=datain。iir_yn(2)=iir_yn(1)。iir_yn(1)=iir_yn(0)。iir_yn(0)=datayn(23 downto 10)。cur_state=iir1。when iir1=muldata(0)=iir_xn(0)*reg_bn(0)。muldata(1)=iir_xn(1)*reg_bn(1)。muldata(2)=iir_xn(2)*reg_bn(2)。muldata(3)=iir_xn(3)*reg_bn(3)。muldata(4)=iir_yn(0)*reg_an(1)。muldata(5)=iir_yn(1)*reg_an(2)。muldata(6)=iir_yn(2)*reg_an(3)。cur_state=iir2。when iir2=datayn=(000amp。muldata(0))+(000amp。muldata(1))+(000amp。muldata(2))+(000amp。muldata(3))+(000amp。muldata(4))(000amp。muldata(5))+(000amp。muldata(6))。cur_state=iir0。end case。end if。end process。end Behavioral。上述程序，也使用了狀態機，共有四個狀態：inti、iir0、iir1和iir2。狀態inti完成對數據iir_xn、iir_yn和datayn初始化。狀態iir0完成iir_xn和iir_yn數據更新，新數據datain移入iir_xn(0)，新數據data_yn的高14位移入iir_yn(0)，兩者舊數據分別依次往高位移一位。狀態iir1完成乘法運算，14位的iir_xn(i)與對應的7位reg_bn(i)相乘，14位的iir_yn(i)與對應的7位的reg_an(i+1)相乘,結果muldata(i)為21位。reg_bn和reg_an分別是是7位量化的分子多項式系數和分母多項式系數。狀態iir2完成乘法結果相加，7個21位的二進制數muldata(i)相加減，其中只有一個數是減去，結果datayn可達到24位。相加減前，應在muldata(i)最高位前補上“000”，21位的二進制數加減法的進位或者借位才能得到正確保存和運算。上述程序綜合無誤后，進行仿真。輸入datain為4，運算結果datayn為80，與理論計算結果有所差 異，是因為iir_yn是取datayn的高14位，而datayn高14位為零。故IIR濾波器設計在一定的誤差范圍內是正確的。 IIR濾波器設計仿真波形圖 總體設計DA電路配置模塊、AMP電路配置模塊、AD電路模塊、FIR濾波器模塊和IIR濾波器模塊在前文已經設計完畢。在此，只要將所有模塊整合成一個總體，就完AD配置FIR濾波AMP配置AMP配置AMP配置濾波選擇IIR濾波輸出選擇初始化DA配置reset=’1’ choose=’0’ choose=’0’ choose=’1’ choose=’1’ 總體設計的狀態轉移圖成了本設計。由于所有模塊都是由狀態機實現，故總體更容易由狀態機實現。由于AMP模塊要求的時鐘頻率