基于veriloghdl及aes加密電路設計-資料下載頁

　　

【正文】 擴展電路，這就造成了一定的資源浪費。相比較而言非并行擴展就不存在這樣的問題，所以，本課題采用的是非并行擴展方案。密鑰擴展模塊狀態(tài)機及外部接口分別如圖31312所示，仿真波形如圖313所示。000100001010011clkresetstart_ilast_key_i[127...0]round_i[3...0]sbox_data_i[7...0]ready_osbox_access_osbox_data_o[7...0]sbox_decrypt_onew_key_o[127...0] 圖311 keysched模塊狀態(tài)機 圖312 keysched模塊外部接口圖313 keysched模塊仿真波形 加密模塊Testbench設計該模塊的目的就是驗證在給予AES加密模塊相同的明文、完全一致的密鑰時，輸出結果是否相同。驗證過程的原理如圖314所示。Testbench模塊仿真波形如圖315所示。AES 1AES 2激 勵算法轉換檢 查 輸 出 結 果圖314 Testbench驗證原理圖圖315 Testbench仿真波形第4章 AES加密系統(tǒng)的綜合與布局布線 綜合及布線開發(fā)工具的介紹 Synopsys DC Design Compile，簡稱DC，它是synopsys的綜合軟件和優(yōu)化工具，它能夠把寄存器(RTL)級的代碼轉化為門級網表。綜合過程包括轉譯（Translation）、優(yōu)化(Opitimization)和映射(Mapping)這三個步驟。轉譯是軟件根據預設自動地將硬件描述語言翻譯成與其相對應的功能模塊（包括模塊之間的拓撲結構）的過程。優(yōu)化：綜合器根據外部施加的一定條件（包括時序和電路面積的限制等），按照預定的算法對轉譯的結果進行邏輯優(yōu)化。映射：綜合器根據外部施加的一定條件（包括時序和電路面積的限制等），從已知的工藝庫中搜索符合條件的元器件來組成實際電路。 在使用synopsys DC進行綜合時，工藝庫，目標庫，標志庫等參數是必不可少的，DC工具在工作時就是根據這些參數來確定所使用的相關算法及優(yōu)化方案的。 Synopsys Astro Synopsys Astro是一個優(yōu)化、布局、布線的設計環(huán)境，它是為超深亞微米（UDSM）IC設計訂制的。它能夠滿足5千萬門級、時鐘頻率達到GHz等技術需求。得益于Synopsys的兩項新技術（PhySiSys和Milkyway DUO結構），Astro擁有優(yōu)秀的優(yōu)化及布局布線能力。 綜合和布局布線 過程概述，.，然后利用Astro進行版圖的生成。DesignCompiler可以針對層次化的組合電路或者時序電路的速度、面積和可布性進行優(yōu)化，按照所定義的電路的測量特征所達到的目標，DC綜合一個電路并將其放入目標庫，這樣可以生成適用于計算機輔助設計工程（CAE）工具的原理圖或網表。應用Synopsys公司開發(fā)的后端設計工具Astro可以完成布局布線的設計，同時Astro還具有時序優(yōu)化的功能，可以再一次流程中使設計電路達到預設的指標。 DC生成的門級電路和報告如圖44444所示，為DC綜合后的門級電路圖。圖41 DC綜合后門級電路圖圖42 AES門級電路1圖43 AES門級電路2圖44 AES門級電路3如圖4447所示，為DC過程生成的報告。 圖45 面積報告 圖46 規(guī)則約束報告 圖47 時序報告 Astro版圖生成流程一、準備 ；二、布局規(guī)劃 ；三、布局 ，同時進行第一次優(yōu)化 ；四、時鐘和綜合 ；五、布線 ； Astro生成的版圖如圖48所示，為AES加密電路的最終版圖。圖48 Astro生成的版圖第5章 總結與展望 全文總結隨著技術的發(fā)展，計算機的處理速度飆升，網絡數據的交換成倍增長，電子商務也逐漸普及。所有的這一切都是信息化時代最鮮明的標志，與此同時，數據的安全性越來越被人們重視，不能保證數據的安全，信息化就只能舉步維艱。在這個背景下，本課題選擇了對現今最高級的AES加密算法進行研究。并用ASIC方法實現AES加密電路。本課題主要研究內容如下：對密碼學理論的發(fā)展歷史及現狀進行介紹，并分析了相關的應用領域，對現今市場上的AES加密標準做了研究，分析了軟、硬件實現的優(yōu)缺點，在此基礎上確定了用ASIC方式實現AES加密電路。通過查閱資料，對AES 加密算法進行了從數學基礎到算法流程的詳細的研究，并將AES加密算法分成7個模塊。然后用Verilog HDL語言分別對其進行描述，并通過Modelsim 仿真工具完成仿真驗證。最后利用Synopsys DC和Astro分別完成AES加密電路的綜合和布局布線工作，得到最終的AES加密電路的版圖。 展望 加密、破解這兩者就好似彈與甲一樣，兩者相互對立，并在相互競爭中螺旋上升。AES是經過長期的實踐經驗檢驗的現今最高的加密標準。相當長的時間內，AES走在數據攻擊的前面，其先進性是毋庸置疑的，本課題中對AES加密算法的挖掘也只是涉及皮毛而已，有關于加密算法相關知識還需要花大量的時間及精力去學習，只有深刻領會其本質，才能脫離固有的模式，設計出更安全，更優(yōu)秀的加密電路。密碼學的研究從來沒有停止，隨著時間的推進，技術的發(fā)展，相信未來密碼學會有新的突破。致 謝光陰的流逝是客觀的，每一分，每一秒，不緊不慢，然而它卻常常被我忽略。當我終于從考研、畢設、找工作這一件件瑣事中抽身而出時，才發(fā)現四年的大學生活已然走到盡頭。總是在即將失去的時候才后悔曾今的不珍惜，面對白紙黑字，總覺得些許惆悵。感慨過后，還是重回到本篇論文，就好像一場青春舞臺劇臨近結束時，總要獻上一段謝幕詞一樣，在此首先要感謝畢設的責任導師王剛老師，王老師工作認真，理論知識淵博，他嚴謹的指導方式都讓我受益匪淺。王老師不僅細心解答我們畢設中遇到的問題，還時常敦促我們的畢設進度，畢業(yè)設計能夠圓滿完成，離不開王老師的悉心教誨。其次還要感謝陳煥駒同學，由于我們的課題都是關于AES加密算法，畢設過程中遇到好多問題，都是在相互討論中才得以解決的。最后，感謝和我共度大學美好時光的2014屆電子科學與技術專業(yè)的同學們，感謝電子工程系的所有授課老師，感謝在背后支持我的親人和朋友。參考文獻[1] 集成電路CAD與實踐，李冰編著，電子工業(yè)出版社，2009[2] AES算法的安全性分析及其優(yōu)化改進，賈旭，吉林大學，2010[3] 基于VERILOG的AES加密算法的實現，虞歡，東南大學[4] AES算法原理及其實現，何明星，西南交通大學計算機與通信工程學院，林昊，四川工 業(yè)學院計算機科學與工程系[5] Thongkhome, K. 。 Thanavijitpun, C. 。 Choomchuay, S. A FPGA design of AES core Architecture for portable hard disk [C]. Proc of Eighth International Joint Conference on Computer Science and Software Engineering , 2011. 223 – 228. [6] 新一代數據加密標準——AES，王先培，張愛菊，熊平，張俊（武漢大學電子信息學院， 武漢430072）[7] 針對AES加密算法的研究及其FPGA實現，王亮，上海師范大學，2013[8] AES加密算法的FPGA高速設計,邵金祥,西南石油學院，2005[9] FPGA 系統(tǒng)設計與實踐，黃智偉主編，電子工業(yè)出版社，2005[10] 集成電路設計寶典，李貴宏、謝世鍵編著，電子工業(yè)出版社，2006[11] 簡評AES工作模式，吳文玲，中國科學院軟件研究所，中國科學院信息安全技術工程 研究中心[12] CMOS電路設計布局與仿真，[美] Baker等著，陳中建主譯，機械工業(yè)出版社， 2006[13] LIB: CSMC Mixed Signal Analog Process Design Kit CADC0001 6A11[14] 基于AES算法的FPGA實現技術研究，張悅，段哲民，吳曉成，西北工業(yè)大學[15] 加密算法的四種主要模式，何畏，合肥工業(yè)大學管理學院，23000926