一種基于vhdl語言的電子鐘的設計-資料下載頁

【導讀】電子產品性能進一步提高，產品更新換代的節奏也越來越快。時間對人們來說總是那么寶貴，工作的忙碌性和繁雜性容易使人忘記當前的時間。事情，一時的耽誤可能釀成大禍。例如，許多火災都是由于人們一時忘記了關閉煤氣或。尤其在醫院，每次護士都會給病人作皮試，測試病人是否對藥物過敏。注射后，一般等待5分鐘，一旦超時，所作的皮試試驗就會無效。選擇，但是，隨著接受皮試的人數增加，到底是哪個人的皮試到時間卻難以判斷。要制作一個定時系統。隨時提醒這些容易忘記時間的人。諸如定時自動報警、按時自動打鈴、時間程序自動控制、定時廣播、定時啟閉。電路、定時開關烘箱、通斷動力設備，甚至各種定時電氣的自動啟用等，所有這些，本次設計第二部分說明了數字鐘的功能框圖，并進行了簡要的說明。還說明了EDA設計的基本方法、VerilogHDL設計的流程和EDA工具等。下面介紹與EDA基本特征有關的幾個概念。以直接用EDA元件庫中的元件來實現為止。

　　

【正文】 1=tem1+1。 end if。 qout1=tem1。 qout2=tem2。 end if。 end process。 end fun。 library ieee。 use 。 use 。 use 。 entity fen24 is port(clk:in std_logic。 rst:in std_logic。 qout1:out std_logic_vector(3 downto 0)。 qout2:out std_logic_vector(3 downto 0)。 carry:out std_logic)。 end fen24。 architecture fun of fen24 is 本 科 畢 業 設 計 第 35 頁 共 42 頁 signal tem1:std_logic_vector(3 downto 0)。 signal tem2:std_logic_vector(3 downto 0)。 begin process(clk,rst) begin if(rst=39。039。)then tem1=0010。 tem2=0001。 elsif (rising_edge(clk)) then if(tem2=0010 and tem1=0011)then tem1=0000。 tem2=0000。 carry=39。139。 else carry=39。039。 if tem1=1001 then tem1=0000。 if tem2=1001 then tem2=0000。 else tem2=tem2+1。 end if。 else tem1=tem1+1。 end if。 end if。 end if。 qout1=tem1。 qout2=tem2。 本 科 畢 業 設 計 第 36 頁 共 42 頁 end process。 end fun。 library ieee。 use 。 use 。 use 。 entity sel is port(clk:in std_logic。 rst:in std_logic。 qin1:in std_logic_vector(3 downto 0)。 qin2:in std_logic_vector(3 downto 0)。 qin3:in std_logic_vector(3 downto 0)。 qin4:in std_logic_vector(3 downto 0)。 qin5:in std_logic_vector(3 downto 0)。 qin6:in std_logic_vector(3 downto 0)。 qout:out std_logic_vector(3 downto 0)。 sel: out std_logic_vector(7 downto 0))。 end sel。 architecture fun of sel is begin process(clk,rst) variable t:integer range 0 to 7。 begin if(rst=39。039。)then t:=0。 sel=11111110。 qout=0000。 elsif (rising_edge(clk)) then 本 科 畢 業 設 計 第 37 頁 共 42 頁 if t=7 then t:=0。 else t:=t+1。 end if。 case t is when 0=qout=qin1。 sel=11111110。 when 1=qout=qin2。 sel=11111101。 when 2=qout=1111。 sel=11111011。 when 3=qout=qin3。 sel=11110111。 when 4=qout=qin4。 sel=11101111。 when 5=qout=1111。 sel=11011111。 when 6=qout=qin5。 sel=10111111。 when 7=qout=qin6。 sel=01111111。 when others=qout=0000。 sel=11111111。 end case。 end if。 end process。 end fun。 本 科 畢 業 設 計 第 38 頁 共 42 頁 library ieee。 use 。 use 。 use 。 entity decode47 is port(qin:in std_logic_vector(3 downto 0)。 四位二進制碼輸入 qout:out std_logic_vector(6 downto 0))。 輸出 LED 七段譯碼 end decode47。 architecture fun of decode47 is begin with qin select qout=0000001 when 0000。 顯示 0 qout=1001111 when 0001。 顯示 1 qout=0010010 when 0010。 顯示 2 qout=0000110 when 0011。 顯示 3 qout=1001100 when 0100。 顯示 4 qout=0100100 when 0101。 顯示 5 qout=0100001 when 0110。 顯示 6 qout=0001111 when 0111。 顯示 7 qout=0000001 when 1000。 顯示 8 qout=0000100 when 1001。 顯示 9 qout=1111111 when others。 end fun。 library ieee。 use 。 use 。 use 。 entity clock is 本 科 畢 業 設 計 第 39 頁 共 42 頁 port(clk:in std_logic。 rst:in std_logic。 dout:out std_logic_vector(6 downto 0))。 end clock。 architecture fun of clock is ponent fen1 is port(clk:in std_logic。 rst:in std_logic。 qout:out std_logic)。 end ponent。 ponent fen100 is port(clk:in std_logic。 rst:in std_logic。 qout:out std_logic)。 end ponent。 ponent fen60 is port(clk:in std_logic。 rst:in std_logic。 qout1:out std_logic_vector(3 downto 0)。 qout2:out std_logic_vector(3 downto 0)。 carry:out std_logic)。 end ponent。 ponent fen24 is port(clk:in std_logic。 rst:in std_logic。 qout1:out std_logic_vector(3 downto 0)。 qout2:out std_logic_vector(3 downto 0)。 carry:out std_logic)。 end ponent。 本 科 畢 業 設 計 第 40 頁 共 42 頁 ponent sel is port(clk:in std_logic。1Hz rst:in std_logic。復位信號 qin1:in std_logic_vector(3 downto 0)。 秒鐘低位輸入 qin2:in std_logic_vector(3 downto 0)。 秒鐘高位輸入 qin3:in std_logic_vector(3 downto 0)。 分鐘低位輸入 qin4:in std_logic_vector(3 downto 0)。 分鐘高位輸入 qin5:in std_logic_vector(3 downto 0)。 小時低位輸入 qin6:in std_logic_vector(3 downto 0)。 小時高位輸入 qout:out std_logic_vector(3 downto 0)。 sel: out std_logic_vector(7 downto 0))。 end ponent。 ponent decode47 is port(qin:in std_logic_vector(3 downto 0)。 四位二進制碼輸入 qout:out std_logic_vector(6 downto 0))。 輸出 LED 七段譯碼 end ponent。 signal c1,c2,c3,c4:std_logic。 signal q1,q2,q3,q4,q5,q6:std_logic_vector(3 downto 0)。 signal q7: std_logic_vector(6 downto 0)。 begin u1:fen1 port map(clk=clk,rst=rst,qout=c1)。 u2:fen100 port map(clk=clk,rst=rst,qout=c2)。 u3:fen60 port map(c1=clk,rst=rst,qout1=q1(3 downto 0),qout2=q2(3 downto 0),carry=c3)。 u4:fen60 port map(c3=clk,rst=rst,qout1=q3(3 downto 0),qout2=q4(3 downto 0),carry=c4)。 u5:fen24 port map(c4=clk,rst=rst,qout1=q5(3 downto 0),qout2=q6(3 downto 0),carry=carry)。 u6:sel port map 本 科 畢 業 設 計 第 41 頁 共 42 頁 (c2=clk,rst=rst,q1=qin1,q2=qin2,q3=qin3,q4=qin4,q5=qin5,q6=qin6, qout=q7(3 downto 0),sel=sel)。 u7:decode47 port map(q7=qin(3 downto 0),qout=dout(6 downto 0))。 end fun。 圖 總接線元件布局簡圖 整個數字鐘由時間計數電路、晶體振蕩電路、校正電路、整點報時 電路組成。其中以校正電路代替時間計數電路中的時、分、秒之間的進位，當校時電路處于正常輸入信號時，時間計數電路正常計時，但當分校正時其不會產生向時進位，而分與時的校位是分開的，校正電路也是一個獨立的電路。電路的信號輸入由晶振電路產生 。 本 科 畢 業 設 計 第 42 頁 共 42 頁 圖 總接線元件布局簡圖