一種基于vhdl語言的電子鐘的設計(編輯修改稿)

　

【文章內容簡介】 定時分析等工作。 e) 支持硬件描述語言。 QuartusⅡ 支持三種 HDL 輸入、包括被列入 IEEE 標準的 VHDL（ 1987 版和 1993 版）和 Verilog HDL（ 1995 版和 2020 版）以及 Altera 公司自己開發的 AHDL。 f) 具有豐富的設計庫。 QuartusⅡ 提供豐富的庫單元供設計者調用，其中包括一些基本的邏輯單元（如邏輯門、觸發器等）、 74 系列的器件和多種參數化的邏 輯宏功能 (megafunction)模塊（如乘法器、 FIFO、 RAM 等）。調用庫單元進行設計，可以大大減輕設計人員的工作量，縮短設計周期。 g) 提供強大的在線幫助。 QuartusⅡ 軟件不僅帶有詳細的使用說明，而且還加強了網絡功能，使用戶從軟件內部就可以直接通過 Inter 獲得 Altera 公司的技術支持。 VHDL 語言 VHDL 的 英 文 全 名 是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于 1982 年。 1987 年底， VHDL 被 IEEE 和美國國防部確認為標準硬件描述語言。 VHDL 主要用于描述數字系統的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL 的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統）分成外部（或稱可是部分 ,及端口 )和內部（或稱不可視部分），既涉及實體的內部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內部開發完成后，其他的設計就可以直接調用這個 實體。這種將設計實體分成內外部分的概念是 VHDL 系統設計的基本點。 VHDL 語言的特點 ： VHDL 語言能夠成為標準化的硬件描述語言并獲得廣泛應用 , 它自身必然具有很多其他硬件描述語言所不具備的優點。歸納起來 ,VHDL 語言主要具有以下優點： (1) VHDL 語言功能強大 , 設計方式多樣 本 科 畢 業 設 計 第 16 頁 共 42 頁 VHDL 語言具有強大的語言結構 , 只需采用簡單明確的 VHDL 語言程序就可以描述十分復雜的硬件電路。同時 , 它還具有多層次的電路設計描述功能。此外 ,VHDL 語言能夠同時支持同步電路、異步電路和隨機電 路的設計實現 , 這是其他硬件描述語言所不能比擬的。 VHDL 語言設計方法靈活多樣 , 既支持自頂向下的設計方式 , 也支持自底向上的設計方法 。 既支持模塊化設計方法 , 也支持層次化設計方法。 (2) VHDL 語言具有強大的硬件描述能力 VHDL 語言具有多層次的電路設計描述功能，既可描述系統級電路 , 也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結構描述，也可以采用三者的混合描述方式。同時， VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準確地建立硬件電路的模型。 VHDL 語言的強大描述能力還體現在它具有豐富的數據類型。 VHDL 語言既支持標準定義的數據類型，也支持用戶定義的數據類型，這樣便會給硬件描述帶來較大的自由度。 (3) VHDL 語言具有很強的移植能力 VHDL 語言很強的移植能力主要體現在 : 對于同一個硬件電路的 VHDL 語言描述 , 它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執行。 (4) VHDL 語言的設計描述與器件無關 采用 VHDL 語言描述硬件電路時 , 設 計人員并不需要首先考慮選擇進行設計的器件。這樣做的好處是可以使設計人員集中精力進行電路設計的優化 , 而不需要考慮其他的問題。當硬件電路的設計描述完成以后 ,VHDL 語言允許采用多種不同的器件結構來實現。 (5) VHDL 語言程序易于共享和復用 VHDL 語言采用基于庫 ( library) 的設計方法。在設計過程中 , 設計人員可以建立各種可再次利用的模塊 , 一個大規模的硬件電路的設計不可能從門級電路開始一步步地進行設計 , 而是一些模塊的累加。這些模塊可以預先設計或者使用以前設計中的存檔模塊 , 將這些模塊存放在庫中 , 就可以在以后的設計中進行復用。 由于 VHDL 語言是一種描述、模擬、綜合、優化和布線的標準硬件描述語言 , 因此它可以使設計成果在設計人員之間方便地進行交流和共享 , 從而減小硬件電路設計的工作量 , 縮短開發周期。 本 科 畢 業 設 計 第 17 頁 共 42 頁 功能模塊的 VHDL程序實現 秒和分鐘計數器 秒、分 計數模塊都是 60進制的加法計數器，時計數模塊是 24進制計數器。與一般的標準計數器不同的是秒、分、時計數模塊中分別添加了調節秒、分和小時的功能，即當 clk 的上升沿到來時，分別調節 qin的高低電平， 就可達到調整秒、分、小時的目的。其中 60進制加法器是由一個 10進制和一個 6進制計數器組成。 60進制計數器的流程圖如圖 43（ 1）： 開 始 rst 0 輸出 0000 0000 clk=1 tem1 1001 秒低位變為 0 tem2 0101 秒高位變為 0，向分個位進一 秒高位自動加一，不向分進位 其它 其它 秒低位自動加一 tem1的值賦給秒低位， tem2 的值賦給秒高位 結 束 圖 43（ 1） 60 進制計數器流程圖 本 科 畢 業 設 計 第 18 頁 共 42 頁 60進制秒計數器和分鐘計數器邏輯仿真圖如 圖 43（ 2） ： 圖 43（ 2） 60進制計數器邏輯仿真圖 60進制計數器的元件符號如圖 43（ 3） ： 圖 43（ 3） 60進制計數器元件符號 功能： 60進制計數器 接口： clk時鐘輸入 qout1個位 BCD輸出 qout2十位 BCD輸出 carry進位輸出信號 本 科 畢 業 設 計 第 19 頁 共 42 頁 小時計數器 24進制計數器 的流程圖如圖 43（ 4） ： 開 始 rst 0 輸出 0001 0010 clk=1 tem3， tem4 tem4=0010 輸出 0000 0000，向時低位進一 tem3 1001 tem3=0000 tem3 自動加一，不向分進位 其它 其它 不向前進位 tem3的值賦給分低位， tem4 的值賦給分高位 結 束 圖 43（ 4） 24 進制計數器流程圖 tem3=0011 tem4 tem4=0000 1001 tem4 自動加一，不向分進位 其它 本 科 畢 業 設 計 第 20 頁 共 42 頁 小時計數器邏輯仿真圖如 圖 43（ 5） ： 圖 43（ 5） 24進制計數器邏輯仿真圖 24進制計數器元件符號如圖 43（ 6）： 圖 43（ 6） 24進制計數器元件符號 實體名： fen24 功能： 24進制計數器 接口： clk時鐘輸入 qout1個位 BCD輸出 qout2十位 BCD輸出 carry進位信號輸出 本 科 畢 業 設 計 第 21 頁 共 42 頁 六選一的控制電路 六選一控制電路的 流程圖如圖 43（ 7） ： 開 始 rst 0 clk=1 t 7 t 變為 0 其它 t=0 時輸出 qin1 的 值， sel為 11111110； t=1 時輸出 qin2 的值， sel為 11111101； t=2 時輸出 1111， sel為 11111011； t=3 時輸出 qin3 的值， sel為 11110111； t=4 時輸出 qin4 的值， sel為 11101111； t=5 時輸出 1111， sel為 11011111； t=6 時輸出 qin5 的值， sel為 10111111； t=7 時輸出 qin6 的值， sel為 01111111； t=其他時輸出 0000， sel為 11111111 結 束 圖 43（ 7） 六選一控制電路流程圖 t為 0； sel為 11111110。 輸出為 0 t 自動加一 本 科 畢 業 設 計 第 22 頁 共 42 頁 六個數碼管動態掃描顯示時間的仿真驗證 如圖 43（ 8） ，例如設置時間為 14： 28： 59，通過仿真可以驗證 qout 輸出是正確的。 43（ 8）六個數碼管動態掃描時間的仿真驗證 六選一控制電路元件符號如圖 43（ 9）： 圖 43（ 9） 六選一控制電路元件符號 實體名： sel 功能：實現六個數碼顯示管掃描顯示 接 口： clk時鐘輸入 qin1第一個數碼顯示管要顯示內容輸入 qin2第二個數碼顯示管要顯示內容輸入 qin3第三個數碼顯示管要顯示內容輸入 qin4第四個數碼顯示管要顯示內容輸入 本 科 畢 業 設 計 第 23 頁 共 42 頁 qin5第五個數碼顯示管要顯示內容輸入 qin6第六個數碼顯示管要顯示內容輸入 sel位選信號輸出 7段譯碼顯示 6個數碼管要正常顯示，關鍵在于位選信號和數碼管的一一對應。將 4bit二進制數譯碼，在 LED上顯示相應數字。其譯碼器 VHDL源程序如下 ： library ieee。 use 。 use 。 use 。 entity decode47 is port(qin:in std_logic_vector(3 downto 0)。 四位二進制碼輸入 qout:out std_logic_vector(6 downto 0))。 輸出 LED七段譯碼 end decode47。 architecture fun of decode47 is begin with qin select qout=0000001 when 0000。 顯示 0 1001111 when 0001。 顯示 1 0010010 when 0010。 顯示 2 0000110 when 0011。 顯示 3 1001100 when 0100。 顯示 4 0100100 when 0101。 顯示 5 0100001 when 0110。 顯示 6 0001111 when 0111。 顯示 7 0000001 when 1000。 顯示 8 0000100 when 1001。 顯示 9 1111111 when others。 end fun。 本 科 畢 業 設 計 第 24 頁 共 42 頁 7段譯碼顯示元件符號圖如圖 43（ 10）： 圖 43（ 10） 7段譯碼顯示元件符號 實體名： decode47 功能：實現數碼顯示管的編碼顯示 接口： qinBCD碼輸入 qout七段譯碼輸出 1Hz的秒信號 1hz的秒信號的 流程圖如圖 43（ 11）： 開 始 rst 0 t 為 0 clk=1 t 39999999 t=0 其它 t 自動加一 0 到 39999999/2 結 束 t 輸出 0 輸出 1 其它 圖 43（ 11） 1hz 秒信號的流程圖 本 科 畢 業 設 計 第 25 頁 共 42 頁 1hz秒信號的元件符號圖如圖 43（ 12） 圖 43（ 12） 1hz秒信號的元件 符號 實體名： fen1 功能：對輸入時鐘進行 40000000分