一種基于vhdl語言的電子鐘的設計-wenkub.com

　 　

【正文】 電路的信號輸入由晶振電路產生 。 u7:decode47 port map(q7=qin(3 downto 0),qout=dout(6 downto 0))。 u3:fen60 port map(c1=clk,rst=rst,qout1=q1(3 downto 0),qout2=q2(3 downto 0),carry=c3)。 signal q1,q2,q3,q4,q5,q6:std_logic_vector(3 downto 0)。 ponent decode47 is port(qin:in std_logic_vector(3 downto 0)。 小時低位輸入 qin6:in std_logic_vector(3 downto 0)。 秒鐘低位輸入 qin2:in std_logic_vector(3 downto 0)。 end ponent。 rst:in std_logic。 qout2:out std_logic_vector(3 downto 0)。 end ponent。 end ponent。 end clock。 use 。 end fun。 顯示 6 qout=0001111 when 0111。 顯示 2 qout=0000110 when 0011。 輸出 LED 七段譯碼 end decode47。 use 。 end process。 when others=qout=0000。 when 6=qout=qin5。 when 4=qout=qin4。 when 2=qout=1111。 case t is when 0=qout=qin1。 qout=0000。 begin if(rst=39。 qout:out std_logic_vector(3 downto 0)。 qin3:in std_logic_vector(3 downto 0)。 entity sel is port(clk:in std_logic。 library ieee。 qout1=tem1。 else tem1=tem1+1。 if tem1=1001 then tem1=0000。 carry=39。)then tem1=0010。 architecture fun of fen24 is 本 科 畢 業 設 計 第 35 頁 共 42 頁 signal tem1:std_logic_vector(3 downto 0)。 qout1:out std_logic_vector(3 downto 0)。 use 。 end process。 end if。 carry=39。 if tem2=0101 then tem2=0000。039。 end fen60。 rst:in std_logic。 use 。 end if。039。 then if t=counter_len then t:=0。)then t:=0。 architecture fun of fen100 is constant counter_len:integer:=23999。 entity fen100 is port(clk:in std_logic。 library ieee。 本 科 畢 業 設 計 第 32 頁 共 42 頁 end case。 case t is when 0 to counter_len/2=qout=39。139。039。 end fen1。 use 。 這對于我以后的工作和學習都有一種巨大的幫助，感謝他耐心的輔導。在設計、試驗測試等過程中，武老師提供了大量的專業知識，給予了熱情的指導。 通過這 次學習，讓我對各種電路都有了大概的了解，但是由于時間方面的原因，我們沒有完全按照最初的要求嚴格來做，因而還有很多問題我們沒有發現，也還有很多知識我們沒有接觸到。最后找出最適合的設計方案。即要在性能上面比較，又要在是否經濟合算上面對比。首先深入的了解了 數字邏輯的一些基本知識，了解了設計電路的程序，以及數字鐘的原理與設計理念 。數字鐘的設計與制作可以進一步加深對數字電路的了解，通過本 次電子電路的設計，為數字電路的制作提供思路。其次安裝的是晶體振蕩電路。因為 CC4518 內含有兩個同步十進制計數器， CC4011 內含有四個 2輸入與非門，因此分別用一片 CC4518 和 CC4011就夠了。它是由十進制加法計數器 CC451 BCD7段鎖存譯碼 /驅動器 CC4511 和 LED 七段數碼管組成。其時鐘頂層設計原理圖如圖 43（ 15）： 圖 43（ 15） 頂層原理圖 5 組裝與調試 在試驗板上組裝電子鐘時，應嚴格按圖連接引腳，注意走線整齊，布局合理，器件的懸空端，清 0 端，置 1 端要正確處理。 end fun。 顯示 6 0001111 when 0111。 顯示 2 0000110 when 0011。 輸出 LED七段譯碼 end decode47。 use 。 43（ 8）六個數碼管動態掃描時間的仿真驗證 六選一控制電路元件符號如圖 43（ 9）： 圖 43（ 9） 六選一控制電路元件符號 實體名： sel 功能：實現六個數碼顯示管掃描顯示 接 口： clk時鐘輸入 qin1第一個數碼顯示管要顯示內容輸入 qin2第二個數碼顯示管要顯示內容輸入 qin3第三個數碼顯示管要顯示內容輸入 qin4第四個數碼顯示管要顯示內容輸入 本 科 畢 業 設 計 第 23 頁 共 42 頁 qin5第五個數碼顯示管要顯示內容輸入 qin6第六個數碼顯示管要顯示內容輸入 sel位選信號輸出 7段譯碼顯示 6個數碼管要正常顯示，關鍵在于位選信號和數碼管的一一對應。與一般的標準計數器不同的是秒、分、時計數模塊中分別添加了調節秒、分和小時的功能，即當 clk 的上升沿到來時，分別調節 qin的高低電平， 就可達到調整秒、分、小時的目的。在設計過程中 , 設計人員可以建立各種可再次利用的模塊 , 一個大規模的硬件電路的設計不可能從門級電路開始一步步地進行設計 , 而是一些模塊的累加。 (4) VHDL 語言的設計描述與器件無關 采用 VHDL 語言描述硬件電路時 , 設 計人員并不需要首先考慮選擇進行設計的器件。同時， VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準確地建立硬件電路的模型。此外 ,VHDL 語言能夠同時支持同步電路、異步電路和隨機電 路的設計實現 , 這是其他硬件描述語言所不能比擬的。這種將設計實體分成內外部分的概念是 VHDL 系統設計的基本點。 VHDL 主要用于描述數字系統的結構，行為，功能和接口。 g) 提供強大的在線幫助。 QuartusⅡ 支持三種 HDL 輸入、包括被列入 IEEE 標準的 VHDL（ 1987 版和 1993 版）和 Verilog HDL（ 1995 版和 2020 版）以及 Altera 公司自己開發的 AHDL。 d) 具有開放的界面。 QuartusⅡ 開發系統的核心 — 編譯器(piler)不僅支持 Altera 公司原來的 MAX 和 FLEX 等系列的可編程邏輯器件，而且還支持 APEX、 Excalibur、 Mercury、 Stratix、 Cyclone 等新的器件系列，提供了一個真正與器件結構無關的可編程邏輯開發環境。與原先的 MAX+PLUSⅡ 相比，它具有更強大的功能，能夠適應更大規模、更復雜的可編程邏輯器件的開發。 編程工具 QuartusⅡ EDA 開發工具是指以計算機硬件和系統軟件為工作平臺，匯集了計算機圖學、拓撲邏輯學、計算數學以及人工智能等多種計算機應用學科的最新成果而開發出來的用于電子系統自動化設計的應用軟件。綜上所述，可以得到如圖 41 所示的流程圖。 本 科 畢 業 設 計 第 13 頁 共 42 頁 4 電路的軟件設計 程序的流程圖 VHDL 語言進行電路設計的最大優點是其與工藝無關性，只需要根據系統設計的要求施加不同的約束條件，即可設計出實際電路，并且，在 EDA 工具的支持下，把邏輯驗證與具體工藝庫相匹配， 為了能更方便、簡單地編程，本設計先畫出程序的數據流向，即流程圖，然后再根據流程圖來編寫程序。 14 13 12 11 10 9 8 CC4011 1 2 3 4 5 6 7 VDD 4B 4A 4Y 3Y 3B 3A 1A 1B 1Y 2Y 2A 2B VSS 圖 32（ 6） CC4011 引線排列 本 科 畢 業 設 計 第 12 頁 共 42 頁 圖 32（ 7）譯碼器外引線排列 圖 32（ 8） 二極管示意圖 圖 32（ 9） 譯碼顯示器和顯示數碼管 校時電路 實際的數字鐘表電路由于秒信號的精確性不可能做到完全（絕對）準確無誤，加之電路中其他原因，數字鐘總會產生走時誤差的現象。每組（四個）輸出的計數狀態都按 BCD代碼以高低電平來表現。共陰極數碼管則需輸出高電平有效地譯碼去驅動。半導體數碼管有共陽極和共陰極兩種類型。譯碼和數碼顯示電路是將數字鐘和計時狀態直觀清晰地反映出來，被人們的視覺器官所接受。 各功能模塊中用到的門電路可以采用 4011（四 2 輸入與非門）來實現，其外部引線排列見圖 32（ 6） 所示。 (b) 二十四進制計數 器的接法 個位為十進制計數器，當計數器計數到 24 時，即十位為 0010，個位為 0100 時，同時清零，達到了二十四進制計數器的目的，即高位的 2Q ,低位的 3Q 送入與非門做清零信號，如圖 32（ 4） 二十四進制計數器。選取 CC4518 和與非門CC451采用反饋復位法構成的六十進制和二十四進制加法計數器電路分別見圖 32（ 3）和圖 32（ 4） 所示。“秒”、“分” 、“時” 計數器為 60 秒為 1 分、 60 分為 1 小時、 24 小石英晶體 振蕩電路 分頻電路 秒信號 圖 32（ 1） 秒信號產生電路框圖 本 科 畢 業 設 計 第 9 頁 共 42 頁 時為 1 天的計數周期，分別組成兩個六十進制（秒、分）、一個二十四進制（時）的計數器。CD4060在數字集成電路中可實現的分頻次 數最高，而且 CD4060還包含振蕩電路所需的非門，是用更為方便。 本 科 畢 業 設 計 第 8 頁 共 42 頁 分頻器電路 由數字鐘的晶體振蕩器輸出頻率較高，為了得到 1Hz的秒脈沖輸入，需要對振蕩器的輸出信號進行分頻。 晶體振蕩電路 晶體振蕩器是構成數字式時鐘的核心，振蕩器的穩定度及頻率的精確度決定了數字鐘計時的準確程度，它保證了時鐘的走時準確及穩定。用 COMS與或非門實現的時 或分校時電路。以 10進制計數器 74HC390來實現時間計數單元的計數功能。框架結構能將來自不同 EDA 廠商的工具軟件進行優化組合，集成在一個易于管理的統一的環境之下 ，而且還支持任務之間、設計師之間以及整個產品開發過程中的信息傳輸與共享，是并行工程和自頂向下設計方法的實現基礎。為了克 本 科 畢 業 設 計 第 7 頁 共 42 頁 服以上不足， 1985 年美國國防部正式推出了高速集成電路硬件描述語言 VHDL。 c) 硬件描述語言 硬件描述語言 (HDL)是一種用于設計硬件電子系統的計算機語言，它用軟件編程的方式來描述電子系統的邏輯功能、電路結構和連接形式，與傳統的門級描述方 式相比，它更適合大規模系統的設計。 8．在適配完成后，產生多項設計結果： (a)適配報告，包括芯片內部資源利用情況，設計的布爾方程描述情況等；（ b）適配后的仿真 模型；（ c）器件編程文件。綜合優化時針對 ASIC 芯片供應商的某一產品系列進行的，所以綜合的過程要在相應的廠家綜合庫的支持下才能完成。 3．將以上的設計輸