一種基于vhdl語言的電子鐘的設(shè)計(jì)(已改無錯(cuò)字)

　　

【正文】 頻，得到 1Hz信號(hào) 接口： clk時(shí)鐘輸入 qout秒輸出信號(hào) 6個(gè)數(shù)碼管的動(dòng)態(tài)掃描時(shí)鐘 產(chǎn)生 100Hz的時(shí)鐘信號(hào)，控制 6個(gè)數(shù)字管的同時(shí)顯示 。流程圖如圖 43（ 13） ： 開 始 rst 0 t 為 0 clk=1 t 23999 t=0 其它 t 自動(dòng)加一 0 到 23999/2 結(jié) 束 t 輸出 0 輸出 1 其它 圖 43（ 13） 六個(gè)數(shù)碼管動(dòng)態(tài)掃描的流程圖 本 科 畢 業(yè) 設(shè) 計(jì) 第 26 頁 共 42 頁 六個(gè)數(shù)碼管動(dòng)態(tài)掃描的元件符號(hào)圖如圖 43（ 14） 。 圖 43（ 14）六個(gè)數(shù)碼管動(dòng)態(tài)掃描的元件符號(hào) 實(shí)體名： fen100 功能：對(duì)輸入時(shí)鐘進(jìn)行 24000分頻，得到 100Hz信號(hào)，作為數(shù)碼顯示管位掃描信號(hào) 接口： clk時(shí)鐘輸入 qout100Hz輸出信號(hào) 數(shù)字時(shí)鐘模塊頂層設(shè)計(jì)與仿真 各功 能子模塊設(shè)計(jì)完成后，再設(shè)計(jì)頂層文件 ，它主要是通過 元件聲明和元件例化語句對(duì)各子模塊進(jìn)行調(diào)用來完成的。其時(shí)鐘頂層設(shè)計(jì)原理圖如圖 43（ 15）： 圖 43（ 15） 頂層原理圖 5 組裝與調(diào)試 在試驗(yàn)板上組裝電子鐘時(shí)，應(yīng)嚴(yán)格按圖連接引腳，注意走線整齊，布局合理，器件的懸空端，清 0 端，置 1 端要正確處理。插拔集成芯片時(shí)要用力均勻，避免芯 本 科 畢 業(yè) 設(shè) 計(jì) 第 27 頁 共 42 頁 片管腳在插拔過程中彎曲，折斷。 接通電源逐步調(diào)整 如果出現(xiàn)錯(cuò)誤，可先檢查各芯片的電源線是否接上，并保證有正常的工作電壓。按圖 32（ 9）電路在數(shù)字試驗(yàn) 箱上連線。它是由十進(jìn)制加法計(jì)數(shù)器 CC451 BCD7段鎖存譯碼 /驅(qū)動(dòng)器 CC4511 和 LED 七段數(shù)碼管組成。觀察在 CP 作用下數(shù)碼管的顯示情況。需要注意的是， CC4511 正常工作時(shí)為高電平， LE應(yīng)為低電平。 按圖 32（ 3）和 32（ 4）電路在試驗(yàn)箱上連線。因?yàn)?CC4518 內(nèi)含有兩個(gè)同步十進(jìn)制計(jì)數(shù)器， CC4011 內(nèi)含有四個(gè) 2輸入與非門，因此分別用一片 CC4518 和 CC4011就夠了。按圖 32（ 3）電路連線，輸出可接發(fā)光二極管。觀察在 CP作用下（ CP為1Hz 可直接由實(shí)驗(yàn)箱連續(xù)脈沖輸出端提供）輸出端發(fā)光二極管 的狀態(tài)變化情況，驗(yàn)證是否為六十進(jìn)制計(jì)數(shù)器。按圖 32（ 4）電路連線驗(yàn)證該電路是否為二十四進(jìn)制計(jì)數(shù)器。其次安裝的是晶體振蕩電路。 本 科 畢 業(yè) 設(shè) 計(jì) 第 28 頁 共 42 頁 結(jié) 論 數(shù)字鐘的設(shè)計(jì)涉及到模擬電子和數(shù)字電子技術(shù)。其中絕大部分是數(shù)字部分、邏輯門電路、數(shù)字邏輯表達(dá)式、計(jì)算真值表與邏輯函數(shù)間的關(guān)系、編碼器、譯碼器顯示等基本原理。數(shù)字鐘是典型的時(shí)序邏輯電路，包含了計(jì)數(shù)器，六十進(jìn)制，二十四進(jìn)制，十進(jìn)制數(shù)的概念。數(shù)字鐘的設(shè)計(jì)與制作可以進(jìn)一步加深對(duì)數(shù)字電路的了解，通過本 次電子電路的設(shè)計(jì)，為數(shù)字電路的制作提供思路。我學(xué)到了很多東西，最重要的是做好一件事的心態(tài)。有時(shí)候畫的線和其他線重合時(shí)會(huì)看不到，有時(shí)明明連得是這個(gè)端點(diǎn)，一移動(dòng)卻連到另外的端點(diǎn)上了，再加上電路很大，顯示器的界面寬度又有限，所以做起來有點(diǎn)麻煩，一旦弄不好就要重新來過，這個(gè)時(shí)候就要求我們要有足夠的耐心了。 通過這次對(duì)數(shù)字鐘的設(shè)計(jì)，讓我受益 匪 淺。首先深入的了解了 數(shù)字邏輯的一些基本知識(shí)，了解了設(shè)計(jì)電路的程序，以及數(shù)字鐘的原理與設(shè)計(jì)理念 。當(dāng)我們接手一個(gè)課題或項(xiàng)目的時(shí)候，不是馬上就動(dòng)手 做 。而是應(yīng)該先進(jìn)行可行性論證。首先提出 幾套方案，然后對(duì)各個(gè)方案進(jìn)行對(duì)比。即要在性能上面比較，又要在是否經(jīng)濟(jì)合算上面對(duì)比。假如我們?cè)O(shè)計(jì)了一個(gè)性能很好的產(chǎn)品。但是其中的某個(gè)元器件卻很難買到，或者價(jià)格很高。那么，我們就應(yīng)該要考慮是否采用這個(gè)設(shè)計(jì)的方案。最后找出最適合的設(shè)計(jì)方案。 同時(shí)加深了對(duì)芯片的了解及其應(yīng)用。將書本上面學(xué)到的知識(shí)和實(shí)際應(yīng)用相結(jié)合，我們 會(huì) 發(fā)現(xiàn)比如說一個(gè)加法計(jì)數(shù)器的基本功能是實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)的加法運(yùn)算，但同時(shí)，我們也可以將它作為一個(gè)分頻器來使用。對(duì)于芯片的使用，我們應(yīng)該在了解它的各項(xiàng)功能的前提條件下，靈活巧妙地運(yùn)用。 通過這 次學(xué)習(xí)，讓我對(duì)各種電路都有了大概的了解，但是由于時(shí)間方面的原因，我們沒有完全按照最初的要求嚴(yán)格來做，因而還有很多問題我們沒有發(fā)現(xiàn)，也還有很多知識(shí)我們沒有接觸到。這對(duì)我們來說也是一個(gè)遺憾 吧 。所以說，坐而言不如立而行，對(duì)于這些電路還是應(yīng)該自己動(dòng)手實(shí)際操作才會(huì)有深刻理解。 本 科 畢 業(yè) 設(shè) 計(jì) 第 29 頁 共 42 頁 致 謝 本課題的選擇、試驗(yàn)設(shè)計(jì)和論文的撰寫等各個(gè)環(huán)節(jié)，都凝聚了責(zé)令導(dǎo)師的辛勤汗水和大量心血。在設(shè)計(jì)、試驗(yàn)測(cè)試等過程中，武老師提供了大量的專業(yè)知識(shí)，給予了熱情的指導(dǎo)。在課題的完成過程中，在此謹(jǐn)向老師表示誠(chéng)摯謝意。 本次畢業(yè)設(shè)計(jì)中，我從 老師身上學(xué)到了很多東西 。 老師認(rèn)真負(fù)責(zé)的工作態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神和深厚的理論水平都使我收益匪淺 ； 無論在理論上還是在實(shí)踐中，都給與我很大的幫助，使我得到不少的提高 。 這對(duì)于我以后的工作和學(xué)習(xí)都有一種巨大的幫助，感謝他耐心的輔導(dǎo)。 還要感謝我們畢業(yè)設(shè)計(jì)小組的所有同學(xué)，正是由于他們的團(tuán)結(jié)互助才能夠?yàn)槲覡I(yíng)造一個(gè)良好的設(shè)計(jì)環(huán)境，再次謝謝所有幫助過我的人，謝謝！ 本 科 畢 業(yè) 設(shè) 計(jì) 第 30 頁 共 42 頁 參 考 文 獻(xiàn) 1 康華光．電子技術(shù)基礎(chǔ) (數(shù)字部分 )第三版．北京：高等教育出版社， 1988 2 孫文杰，等．標(biāo)準(zhǔn)集成電路數(shù)據(jù)手冊(cè) TTL電路（增 補(bǔ)本 )．北京：電子工業(yè)出版社，1994． 9 3 畢滿清，等．電子技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)．北京：機(jī)械工業(yè)出版社， 1995 4 皇甫正賢．?dāng)?shù)字集成電路基礎(chǔ)．南京（ M）：南京大學(xué)出版社， 2020 5 陳剛，張?zhí)禊i編 . 數(shù)字電子鐘的分析與設(shè)計(jì) . 開封；黃河水利職業(yè)技術(shù)學(xué)院 .475004 辦公自動(dòng)化雜志 6 張宏富，龔一光主編．?dāng)?shù)字電子技術(shù)實(shí)驗(yàn)指導(dǎo)書 [MJ]．成都信息工程學(xué)院 7 王毓銀主編．?dāng)?shù)字電路邏輯設(shè)計(jì)．高等教育出版社．《 TTL 數(shù)字集成電路產(chǎn)品手冊(cè)》長(zhǎng)州半導(dǎo)體廠 8 澄非主編．電路與數(shù)字邏輯設(shè)計(jì)實(shí)踐 [M]．東南 大學(xué)出版社 9 彭介華主編．電子技術(shù)課程設(shè)計(jì)指導(dǎo)．高等教育出版社 10 鄧元慶，賈鵬 . 數(shù)字電路與系統(tǒng)設(shè)計(jì) . 西安：西安電子科技大學(xué)出版社， 2020 11 梁延貴 . 現(xiàn)代集成電路實(shí)用手冊(cè)（編碼器、譯碼器、數(shù)據(jù)選擇器、電子開關(guān)、電源分冊(cè)） .北京：科學(xué)技術(shù)文獻(xiàn)出版社， 2020 12 陳大欽 .電子技術(shù)基礎(chǔ)實(shí)驗(yàn) .高等教育出版社， 13 焦素敏 . 數(shù)字電子技術(shù)基礎(chǔ) .人民郵電出版社， 14 高吉祥 . 電子技術(shù)基礎(chǔ)實(shí)驗(yàn)與課程設(shè)計(jì) .電子工業(yè)出版社， 2020 15 呂思忠 . 數(shù)字電路實(shí)驗(yàn)與課程設(shè)計(jì) .哈爾濱工業(yè)大學(xué)出版社， 2020 16 Ducan T E,Hu Y,PaskDucan calculus for fractional Brownian motion [J].SIAM O ptin, ,582612 17 Hu Y,? ksendal B,Fractional White Noise and Application to Finance [J].Infinite D in ensional Analysis Quantum Probability and Related Topics, 2020, 本 科 畢 業(yè) 設(shè) 計(jì) 第 31 頁 共 42 頁 附錄 程序清單 數(shù)字鐘的 VHDL 語言編程源程序 library ieee。 use 。 use 。 use 。 entity fen1 is port(clk:in std_logic。 rst:in std_logic。 qout:out std_logic)。 end fen1。 architecture fun of fen1 is constant counter_len:integer:=39999999。 begin process(clk,rst) variable t:integer range 0 to counter_len。 begin if(rst=39。039。)then t:=0。 elsif clk39。event and clk=39。139。 then if t=counter_len then t:=0。 else t:=t+1。 end if。 case t is when 0 to counter_len/2=qout=39。039。 when others=qout=39。139。 本 科 畢 業(yè) 設(shè) 計(jì) 第 32 頁 共 42 頁 end case。 end if。 end process。 end fun。 library ieee。 use 。 use 。 use 。 entity fen100 is port(clk:in std_logic。 rst:in std_logic。 qout:out std_logic)。 end fen100。 architecture fun of fen100 is constant counter_len:integer:=23999。 begin process(clk,rst) variable t:integer range 0 to counter_len。 begin if(rst=39。039。)then t:=0。 elsif clk39。event and clk=39。139。 then if t=counter_len then t:=0。 else t:=t+1。 end if。 case t is 本 科 畢 業(yè) 設(shè) 計(jì) 第 33 頁 共 42 頁 when 0 to counter_len/2=qout=39。039。 when others=qout=39。139。 end case。 end if。 end process。 end fun。 library ieee。 use 。 use 。 use 。 entity fen60 is port(clk:in std_logic。 rst:in std_logic。 qout1:out std_logic_vector(3 downto 0)。 qout2:out std_logic_vector(3 downto 0)。 carry:out std_logic)。 end fen60。 architecture fun of fen60 is signal tem1:std_logic_vector(3 downto 0)。 signal tem2:std_logic_vector(3 downto 0)。 begin process(clk,rst) begin if (rst=39。039。) then tem1=0000。 tem2=0000。 elsif(rising_edge(clk))then if tem1=1001 then 本 科 畢 業(yè) 設(shè) 計(jì) 第 34 頁 共 42 頁 tem1=0000。 if tem2=0101 then tem2=0000。 carry=39。139。 else tem2=tem2+1。 carry=39。039。 end if。 else tem