一種基于vhdl語(yǔ)言的電子鐘的設(shè)計(jì)(參考版)

　　

【正文】 本 科 畢 業(yè) 設(shè) 計(jì) 第 42 頁(yè) 共 42 頁(yè) 圖 總接線(xiàn)元件布局簡(jiǎn)圖 。其中以校正電路代替時(shí)間計(jì)數(shù)電路中的時(shí)、分、秒之間的進(jìn)位，當(dāng)校時(shí)電路處于正常輸入信號(hào)時(shí)，時(shí)間計(jì)數(shù)電路正常計(jì)時(shí)，但當(dāng)分校正時(shí)其不會(huì)產(chǎn)生向時(shí)進(jìn)位，而分與時(shí)的校位是分開(kāi)的，校正電路也是一個(gè)獨(dú)立的電路。 end fun。 u6:sel port map 本 科 畢 業(yè) 設(shè) 計(jì) 第 41 頁(yè) 共 42 頁(yè) (c2=clk,rst=rst,q1=qin1,q2=qin2,q3=qin3,q4=qin4,q5=qin5,q6=qin6, qout=q7(3 downto 0),sel=sel)。 u4:fen60 port map(c3=clk,rst=rst,qout1=q3(3 downto 0),qout2=q4(3 downto 0),carry=c4)。 u2:fen100 port map(clk=clk,rst=rst,qout=c2)。 signal q7: std_logic_vector(6 downto 0)。 signal c1,c2,c3,c4:std_logic。 四位二進(jìn)制碼輸入 qout:out std_logic_vector(6 downto 0))。 end ponent。 小時(shí)高位輸入 qout:out std_logic_vector(3 downto 0)。 分鐘高位輸入 qin5:in std_logic_vector(3 downto 0)。 秒鐘高位輸入 qin3:in std_logic_vector(3 downto 0)。復(fù)位信號(hào) qin1:in std_logic_vector(3 downto 0)。 本 科 畢 業(yè) 設(shè) 計(jì) 第 40 頁(yè) 共 42 頁(yè) ponent sel is port(clk:in std_logic。 carry:out std_logic)。 qout1:out std_logic_vector(3 downto 0)。 ponent fen24 is port(clk:in std_logic。 carry:out std_logic)。 qout1:out std_logic_vector(3 downto 0)。 ponent fen60 is port(clk:in std_logic。 qout:out std_logic)。 ponent fen100 is port(clk:in std_logic。 qout:out std_logic)。 architecture fun of clock is ponent fen1 is port(clk:in std_logic。 dout:out std_logic_vector(6 downto 0))。 entity clock is 本 科 畢 業(yè) 設(shè) 計(jì) 第 39 頁(yè) 共 42 頁(yè) port(clk:in std_logic。 use 。 library ieee。 顯示 9 qout=1111111 when others。 顯示 7 qout=0000001 when 1000。 顯示 5 qout=0100001 when 0110。 顯示 3 qout=1001100 when 0100。 顯示 1 qout=0010010 when 0010。 architecture fun of decode47 is begin with qin select qout=0000001 when 0000。 四位二進(jìn)制碼輸入 qout:out std_logic_vector(6 downto 0))。 use 。 use 。 end fun。 end if。 sel=11111111。 sel=01111111。 sel=10111111。 sel=11011111。 sel=11101111。 sel=11110111。 sel=11111011。 sel=11111101。 sel=11111110。 end if。 elsif (rising_edge(clk)) then 本 科 畢 業(yè) 設(shè) 計(jì) 第 37 頁(yè) 共 42 頁(yè) if t=7 then t:=0。 sel=11111110。039。 architecture fun of sel is begin process(clk,rst) variable t:integer range 0 to 7。 sel: out std_logic_vector(7 downto 0))。 qin6:in std_logic_vector(3 downto 0)。 qin4:in std_logic_vector(3 downto 0)。 qin2:in std_logic_vector(3 downto 0)。 rst:in std_logic。 use 。 use 。 end fun。 qout2=tem2。 end if。 end if。 end if。 if tem2=1001 then tem2=0000。039。139。 tem2=0000。 tem2=0001。039。 signal tem2:std_logic_vector(3 downto 0)。 end fen24。 qout2:out std_logic_vector(3 downto 0)。 rst:in std_logic。 use 。 use 。 end fun。 end if。 qout1=tem1。 else tem1=tem1+1。039。 else tem2=tem2+1。 carry=39。 elsif(rising_edge(clk))then if tem1=1001 then 本 科 畢 業(yè) 設(shè) 計(jì) 第 34 頁(yè) 共 42 頁(yè) tem1=0000。) then tem1=0000。 begin process(clk,rst) begin if (rst=39。 architecture fun of fen60 is signal tem1:std_logic_vector(3 downto 0)。 carry:out std_logic)。 qout1:out std_logic_vector(3 downto 0)。 entity fen60 is port(clk:in std_logic。 use 。 library ieee。 end process。 end case。 when others=qout=39。 case t is 本 科 畢 業(yè) 設(shè) 計(jì) 第 33 頁(yè) 共 42 頁(yè) when 0 to counter_len/2=qout=39。 else t:=t+1。139。 elsif clk39。039。 begin process(clk,rst) variable t:integer range 0 to counter_len。 end fen100。 rst:in std_logic。 use 。 use 。 end fun。 end if。139。039。 end if。 then if t=counter_len then t:=0。event and clk=39。)then t:=0。 begin if(rst=39。 architecture fun of fen1 is constant counter_len:integer:=39999999。 qout:out std_logic)。 entity fen1 is port(clk:in std_logic。 use 。 還要感謝我們畢業(yè)設(shè)計(jì)小組的所有同學(xué)，正是由于他們的團(tuán)結(jié)互助才能夠?yàn)槲覡I(yíng)造一個(gè)良好的設(shè)計(jì)環(huán)境，再次謝謝所有幫助過(guò)我的人，謝謝！ 本 科 畢 業(yè) 設(shè) 計(jì) 第 30 頁(yè) 共 42 頁(yè) 參 考 文 獻(xiàn) 1 康華光．電子技術(shù)基礎(chǔ) (數(shù)字部分 )第三版．北京：高等教育出版社， 1988 2 孫文杰，等．標(biāo)準(zhǔn)集成電路數(shù)據(jù)手冊(cè) TTL電路（增 補(bǔ)本 )．北京：電子工業(yè)出版社，1994． 9 3 畢滿(mǎn)清，等．電子技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)．北京：機(jī)械工業(yè)出版社， 1995 4 皇甫正賢．?dāng)?shù)字集成電路基礎(chǔ)．南京（ M）：南京大學(xué)出版社， 2020 5 陳剛，張?zhí)禊i編 . 數(shù)字電子鐘的分析與設(shè)計(jì) . 開(kāi)封；黃河水利職業(yè)技術(shù)學(xué)院 .475004 辦公自動(dòng)化雜志 6 張宏富，龔一光主編．?dāng)?shù)字電子技術(shù)實(shí)驗(yàn)指導(dǎo)書(shū) [MJ]．成都信息工程學(xué)院 7 王毓銀主編．?dāng)?shù)字電路邏輯設(shè)計(jì)．高等教育出版社．《 TTL 數(shù)字集成電路產(chǎn)品手冊(cè)》長(zhǎng)州半導(dǎo)體廠(chǎng) 8 澄非主編．電路與數(shù)字邏輯設(shè)計(jì)實(shí)踐 [M]．東南 大學(xué)出版社 9 彭介華主編．電子技術(shù)課程設(shè)計(jì)指導(dǎo)．高等教育出版社 10 鄧元慶，賈鵬 . 數(shù)字電路與系統(tǒng)設(shè)計(jì) . 西安：西安電子科技大學(xué)出版社， 2020 11 梁延貴 . 現(xiàn)代集成電路實(shí)用手冊(cè)（編碼器、譯碼器、數(shù)據(jù)選擇器、電子開(kāi)關(guān)、電源分冊(cè)） .北京：科學(xué)技術(shù)文獻(xiàn)出版社， 2020 12 陳大欽 .電子技術(shù)基礎(chǔ)實(shí)驗(yàn) .高等教育出版社， 13 焦素敏 . 數(shù)字電子技術(shù)基礎(chǔ) .人民郵電出版社， 14 高吉祥 . 電子技術(shù)基礎(chǔ)實(shí)驗(yàn)與課程設(shè)計(jì) .電子工業(yè)出版社， 2020 15 呂思忠 . 數(shù)字電路實(shí)驗(yàn)與課程設(shè)計(jì) .哈爾濱工業(yè)大學(xué)出版社， 2020 16 Ducan T E,Hu Y,PaskDucan calculus for fractional Brownian motion [J].SIAM O ptin, ,582612 17 Hu Y,? ksendal B,Fractional White Noise and Application to Finance [J].Infinite D in ensional Analysis Quantum Probability and Related Topics, 2020, 本 科 畢 業(yè) 設(shè) 計(jì) 第 31 頁(yè) 共 42 頁(yè) 附錄 程序清單 數(shù)字鐘的 VHDL 語(yǔ)言編程源程序 library ieee。 老師認(rèn)真負(fù)責(zé)的工作態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神和深厚的理論水平都使我收益匪淺 ； 無(wú)論在理論上還是在實(shí)踐中，都給與我很大的幫助，使我得到不少的提高 。在課題的完成過(guò)程中，在此謹(jǐn)向老師表示誠(chéng)摯謝意。 本 科 畢 業(yè) 設(shè) 計(jì) 第 29 頁(yè) 共 42 頁(yè) 致 謝 本課題的選擇、試驗(yàn)設(shè)計(jì)和論文的撰寫(xiě)等各個(gè)環(huán)節(jié)，都凝聚了責(zé)令導(dǎo)師的辛勤汗水和大量心血。這對(duì)我們來(lái)說(shuō)也是一個(gè)遺憾 吧 。對(duì)于芯片的使用，我們應(yīng)該在了解它的各項(xiàng)功能的前提條件下，靈活巧妙地運(yùn)用。 同時(shí)加深了對(duì)芯片的了解及其應(yīng)用。那么，我們就應(yīng)該要考慮是否采用這個(gè)設(shè)計(jì)的方案。假如我們?cè)O(shè)計(jì)了一個(gè)性能很好的產(chǎn)品。首先提出 幾套方案，然后對(duì)各個(gè)方案進(jìn)行對(duì)比。當(dāng)我們接手一個(gè)課題或項(xiàng)目的時(shí)候，不是馬上就動(dòng)手 做 。 通過(guò)這次對(duì)數(shù)字鐘的設(shè)計(jì)，讓我受益 匪 淺。我學(xué)到了很多東西，最重要的是做好一件事的心態(tài)。數(shù)字鐘是典型的時(shí)序邏輯電路，包含了