一種基于vhdl語(yǔ)言的電子鐘的設(shè)計(jì)-文庫(kù)吧資料

　　

【正文】 計(jì)數(shù)器，六十進(jìn)制，二十四進(jìn)制，十進(jìn)制數(shù)的概念。 本 科 畢 業(yè) 設(shè) 計(jì) 第 28 頁(yè) 共 42 頁(yè) 結(jié) 論 數(shù)字鐘的設(shè)計(jì)涉及到模擬電子和數(shù)字電子技術(shù)。按圖 32（ 4）電路連線驗(yàn)證該電路是否為二十四進(jìn)制計(jì)數(shù)器。按圖 32（ 3）電路連線，輸出可接發(fā)光二極管。 按圖 32（ 3）和 32（ 4）電路在試驗(yàn)箱上連線。觀察在 CP 作用下數(shù)碼管的顯示情況。按圖 32（ 9）電路在數(shù)字試驗(yàn) 箱上連線。插拔集成芯片時(shí)要用力均勻，避免芯 本 科 畢 業(yè) 設(shè) 計(jì) 第 27 頁(yè) 共 42 頁(yè) 片管腳在插拔過(guò)程中彎曲，折斷。 圖 43（ 14）六個(gè)數(shù)碼管動(dòng)態(tài)掃描的元件符號(hào) 實(shí)體名： fen100 功能：對(duì)輸入時(shí)鐘進(jìn)行 24000分頻，得到 100Hz信號(hào)，作為數(shù)碼顯示管位掃描信號(hào) 接口： clk時(shí)鐘輸入 qout100Hz輸出信號(hào) 數(shù)字時(shí)鐘模塊頂層設(shè)計(jì)與仿真 各功 能子模塊設(shè)計(jì)完成后，再設(shè)計(jì)頂層文件 ，它主要是通過(guò) 元件聲明和元件例化語(yǔ)句對(duì)各子模塊進(jìn)行調(diào)用來(lái)完成的。 本 科 畢 業(yè) 設(shè) 計(jì) 第 24 頁(yè) 共 42 頁(yè) 7段譯碼顯示元件符號(hào)圖如圖 43（ 10）： 圖 43（ 10） 7段譯碼顯示元件符號(hào) 實(shí)體名： decode47 功能：實(shí)現(xiàn)數(shù)碼顯示管的編碼顯示 接口： qinBCD碼輸入 qout七段譯碼輸出 1Hz的秒信號(hào) 1hz的秒信號(hào)的 流程圖如圖 43（ 11）： 開(kāi) 始 rst 0 t 為 0 clk=1 t 39999999 t=0 其它 t 自動(dòng)加一 0 到 39999999/2 結(jié) 束 t 輸出 0 輸出 1 其它 圖 43（ 11） 1hz 秒信號(hào)的流程圖 本 科 畢 業(yè) 設(shè) 計(jì) 第 25 頁(yè) 共 42 頁(yè) 1hz秒信號(hào)的元件符號(hào)圖如圖 43（ 12） 圖 43（ 12） 1hz秒信號(hào)的元件 符號(hào) 實(shí)體名： fen1 功能：對(duì)輸入時(shí)鐘進(jìn)行 40000000分頻，得到 1Hz信號(hào) 接口： clk時(shí)鐘輸入 qout秒輸出信號(hào) 6個(gè)數(shù)碼管的動(dòng)態(tài)掃描時(shí)鐘 產(chǎn)生 100Hz的時(shí)鐘信號(hào)，控制 6個(gè)數(shù)字管的同時(shí)顯示 。 顯示 9 1111111 when others。 顯示 7 0000001 when 1000。 顯示 5 0100001 when 0110。 顯示 3 1001100 when 0100。 顯示 1 0010010 when 0010。 architecture fun of decode47 is begin with qin select qout=0000001 when 0000。 四位二進(jìn)制碼輸入 qout:out std_logic_vector(6 downto 0))。 use 。 use 。將 4bit二進(jìn)制數(shù)譯碼，在 LED上顯示相應(yīng)數(shù)字。 輸出為 0 t 自動(dòng)加一 本 科 畢 業(yè) 設(shè) 計(jì) 第 22 頁(yè) 共 42 頁(yè) 六個(gè)數(shù)碼管動(dòng)態(tài)掃描顯示時(shí)間的仿真驗(yàn)證 如圖 43（ 8） ，例如設(shè)置時(shí)間為 14： 28： 59，通過(guò)仿真可以驗(yàn)證 qout 輸出是正確的。其中 60進(jìn)制加法器是由一個(gè) 10進(jìn)制和一個(gè) 6進(jìn)制計(jì)數(shù)器組成。 本 科 畢 業(yè) 設(shè) 計(jì) 第 17 頁(yè) 共 42 頁(yè) 功能模塊的 VHDL程序?qū)崿F(xiàn) 秒和分鐘計(jì)數(shù)器 秒、分 計(jì)數(shù)模塊都是 60進(jìn)制的加法計(jì)數(shù)器，時(shí)計(jì)數(shù)模塊是 24進(jìn)制計(jì)數(shù)器。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊 , 將這些模塊存放在庫(kù)中 , 就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。 (5) VHDL 語(yǔ)言程序易于共享和復(fù)用 VHDL 語(yǔ)言采用基于庫(kù) ( library) 的設(shè)計(jì)方法。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化 , 而不需要考慮其他的問(wèn)題。 (3) VHDL 語(yǔ)言具有很強(qiáng)的移植能力 VHDL 語(yǔ)言很強(qiáng)的移植能力主要體現(xiàn)在 : 對(duì)于同一個(gè)硬件電路的 VHDL 語(yǔ)言描述 , 它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。 VHDL 語(yǔ)言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。 (2) VHDL 語(yǔ)言具有強(qiáng)大的硬件描述能力 VHDL 語(yǔ)言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級(jí)電路 , 也可以描述門級(jí)電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。 VHDL 語(yǔ)言設(shè)計(jì)方法靈活多樣 , 既支持自頂向下的設(shè)計(jì)方式 , 也支持自底向上的設(shè)計(jì)方法 。同時(shí) , 它還具有多層次的電路設(shè)計(jì)描述功能。 VHDL 語(yǔ)言的特點(diǎn) ： VHDL 語(yǔ)言能夠成為標(biāo)準(zhǔn)化的硬件描述語(yǔ)言并獲得廣泛應(yīng)用 , 它自身必然具有很多其他硬件描述語(yǔ)言所不具備的優(yōu)點(diǎn)。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè) 實(shí)體。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。 1987 年底， VHDL 被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。 QuartusⅡ 軟件不僅帶有詳細(xì)的使用說(shuō)明，而且還加強(qiáng)了網(wǎng)絡(luò)功能，使用戶從軟件內(nèi)部就可以直接通過(guò) Inter 獲得 Altera 公司的技術(shù)支持。調(diào)用庫(kù)單元進(jìn)行設(shè)計(jì)，可以大大減輕設(shè)計(jì)人員的工作量，縮短設(shè)計(jì)周期。 f) 具有豐富的設(shè)計(jì)庫(kù)。 e) 支持硬件描述語(yǔ)言。通過(guò) EDIF 網(wǎng)表文件、參數(shù)畫(huà)模塊庫(kù) (LPM)、 VHDL、 Verilog HDL等形式， QuartusⅡ 可以與 Cadence、 MentorGraphic、 OrCAD、 Synopsys、 Synplicity 本 科 畢 業(yè) 設(shè) 計(jì) 第 15 頁(yè) 共 42 頁(yè) 及 Viewlogic 等許多公司提供的多種 EDA 工具接口。 QuartusⅡ 的設(shè)計(jì)輸入、編譯處理、仿真和定時(shí)分析以及編程下載等工具都集成在統(tǒng)一的開(kāi)發(fā)環(huán)境下，提高了設(shè)計(jì)的效率，縮短了開(kāi)發(fā)周期。設(shè)計(jì)者無(wú)須精通器件內(nèi)部復(fù)雜的結(jié)構(gòu)，只要采用常見(jiàn)的設(shè)計(jì)輸入方法（如原理圖輸入、 HDL 輸入等）完成對(duì)設(shè)計(jì)的描述， QuartusⅡ 就能自動(dòng)地進(jìn)行邏輯綜合和適配，將用戶輸入的設(shè)計(jì)文件編譯成可編程邏 輯器件最終需要的編程文件格式。 b) 提供與器件結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境。 a) 支持多平臺(tái)工作。 QuartusⅡ 是 Altera 公司推出的最新一代的可編程邏輯器件開(kāi)發(fā)系統(tǒng)。現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)技術(shù) 的發(fā)展主要體現(xiàn)在EDA 領(lǐng)域，而 EDA 技術(shù)的關(guān)鍵之一就是 EDA 開(kāi)發(fā)工具。編程語(yǔ)言主要有 VHDL和Verilog兩種硬件描述語(yǔ)言；編程工具主要是兩大廠家 Altera和 Xilinx的集成綜合 EDA軟件（如 MAX+plusII、 QuartusII、 Foundation、 ISE）以及第三方工具（如 FPGA Express、Modelsim、 Synposys SVS 等）。 開(kāi) 始 振蕩器分頻消抖Reset? 秒的 clk 分的 clk 時(shí)的 clk 100Hz 信號(hào) 24000 分 頻 1Hz 信號(hào) 40000000 分頻 六 選 一 控制電路 七段譯碼顯示 輸 出 圖 41 數(shù)字鐘流程圖 本 科 畢 業(yè) 設(shè) 計(jì) 第 14 頁(yè) 共 42 頁(yè) FPGA 開(kāi)發(fā)編程原理 硬件設(shè)計(jì) 需要根據(jù)各種性能指標(biāo)、成本、開(kāi)發(fā)周期等因素，確定最佳的實(shí)現(xiàn)方案，畫(huà)出系統(tǒng)框圖，選擇芯片，設(shè)計(jì) PCB 并最終形成樣機(jī)。又開(kāi)始新的一天或 12 小時(shí)計(jì)時(shí)。 首先，根據(jù)要求，如果系統(tǒng)復(fù)位信號(hào) (reset)為低 電平時(shí)，輸出為零，數(shù)碼管顯示為零。現(xiàn)在設(shè)計(jì)的電路要求 電路應(yīng)在整點(diǎn)前 10 秒鐘內(nèi)開(kāi)始整點(diǎn)報(bào)時(shí)，即當(dāng)時(shí)間在 59 分 50 秒到 59 分 59 秒期間時(shí)，報(bào)時(shí)電路報(bào)時(shí)控制信號(hào) 每隔 1秒鐘鳴叫一次，每次持續(xù)時(shí)間為 1秒，共響 5 次，前 4 次為低音 500Hz，最后一聲為高音 1000Hz。因此，電路中就應(yīng)該有校準(zhǔn)時(shí)間功能的電路。現(xiàn)以 60 進(jìn)制“秒”計(jì)時(shí)電路為例，將計(jì)數(shù)器、譯碼顯示器和顯示數(shù)碼管連在一起，如圖 32（ 9）。因此，譯碼顯示電路選用 BCD7段鎖存譯碼 /驅(qū)動(dòng)器 CC4511。我們選用的計(jì)數(shù)器全部是二 十進(jìn)制集成片，“秒”、“分”、“時(shí)”的個(gè)位和十位的狀態(tài)分別由集成片中的四個(gè)觸發(fā)器的輸出狀態(tài)來(lái)反映的。 當(dāng)數(shù)字鐘的計(jì)數(shù)器在 CP 脈沖的作用下，按 60 秒為 1 分、 60 分為 1 小時(shí)， 24 小時(shí)為 1天的計(jì)數(shù)規(guī)律計(jì)數(shù)時(shí)，就應(yīng)將其狀態(tài)顯示成清晰地?cái)?shù)字符號(hào)。 當(dāng)共陽(yáng)極數(shù)碼管的某一陰極接低電平時(shí)，相應(yīng)的二極管發(fā)光，可根據(jù)字形使某幾段二極管發(fā)光，所以共陽(yáng)極數(shù)碼管需要輸出低電平有效地譯碼器去驅(qū)動(dòng)。共陽(yáng)極數(shù)碼管的七個(gè)發(fā)光二極管的陽(yáng)極接在一起，而七個(gè)陰極則是獨(dú)立的。本設(shè)計(jì)所選用的是半導(dǎo)體數(shù)碼管，是用發(fā)光二極管（簡(jiǎn)稱 LED）組成的字形來(lái)顯示數(shù)字，七個(gè)條形發(fā)光二極管排列成七段組合字形，便構(gòu)成了半導(dǎo)體數(shù)碼管 。顯示器件選用 LED 七段數(shù)碼管。常用的數(shù)碼顯示器有半導(dǎo)體數(shù)碼管，熒光數(shù)碼管，輝光數(shù)碼管和液晶顯示器等。將與非門組成的 RS 觸發(fā)器的輸出接至計(jì)數(shù)器的復(fù)位端，展寬了復(fù)位和進(jìn)位信號(hào)的脈沖寬度，使其在本位可靠地復(fù)位的同時(shí) 向高位提供了進(jìn)位觸發(fā) 。為了保證電路能可靠地工作，在“秒”、“分”、“時(shí)”計(jì)數(shù)器反饋復(fù)位支路中，加了一個(gè) RS觸發(fā)器 。 在這兩個(gè)電路中，計(jì)數(shù)器的控制脈沖由 CP 端輸入， 1EN 接高電平；計(jì)數(shù)器的控制脈沖由 EN 端輸入，狀態(tài)如圖 32（ 5） 看出：當(dāng)計(jì)數(shù)器的狀態(tài)由 1001 向 0000 轉(zhuǎn)換時(shí)， 1Q4（ 2EN）正好是一個(gè)下降沿，高位的計(jì)數(shù)器開(kāi)始計(jì)數(shù)。十位接成六進(jìn)制，利用 1234 =0110 的信號(hào) 本 科 畢 業(yè) 設(shè) 計(jì) 第 10 頁(yè) 共 42 頁(yè) 清零，同時(shí)結(jié)合高位進(jìn)位。 圖 32（ 3） 60進(jìn)制計(jì)數(shù)器 圖 32（ 4） 24進(jìn)制計(jì)數(shù)器 (a) 計(jì)數(shù)器六十進(jìn)制的接法 圖 32（ 3） 個(gè)位為十進(jìn)制，故 EN=1,Cr=0，計(jì)數(shù)到 9以后自動(dòng)清零，向高位進(jìn)位信號(hào)采用 1234 =1001,將 4Q , 1Q 送入與非門，與非門的輸出可以做進(jìn)位信號(hào)。因?yàn)橐黄?CC4518 內(nèi)含有兩個(gè)十進(jìn) 制計(jì)數(shù)器，因此用一片 CC4518 就可以構(gòu)成六十進(jìn)制或二十四進(jìn)制計(jì)數(shù)器了。它們都可以用兩個(gè)“二 十進(jìn)制”計(jì)數(shù)器來(lái)實(shí)現(xiàn)。 圖 32（ 2） 分頻電路 時(shí)間計(jì)數(shù)電路 秒脈沖信號(hào)經(jīng)過(guò)各級(jí)計(jì)數(shù)器，分別得到“秒”個(gè)位、十位，“分”個(gè)位、十位以及“時(shí)”個(gè)位、十位的計(jì)時(shí)。 CD4060計(jì)數(shù)為最高為 14級(jí)二進(jìn)制計(jì)數(shù)器，首先由 U1(CD4060)的 Q14(第三腳 )產(chǎn)生 2Hz的振蕩信號(hào)，然后由二進(jìn)制計(jì)數(shù)器 CD4040和兩個(gè) U3A(74LS20),U3B(74LS20)組成 120計(jì)數(shù)器分頻，從 U3B的輸出端輸出一個(gè)分脈沖，作為分鐘計(jì)數(shù)器的分鐘信號(hào)，按鍵開(kāi)關(guān) S作為分鐘調(diào)時(shí)有手動(dòng)脈沖開(kāi)關(guān)，每按動(dòng)一次，從 U3B的輸出端輸出一個(gè)脈沖，同時(shí) U2的 Q1管腳輸出秒脈沖信號(hào)驅(qū)動(dòng)發(fā)光二極管 LED1,LED2,作為秒指示（因?yàn)?2Hz的信號(hào)經(jīng) 1位二進(jìn)制計(jì)數(shù)器分頻后為 1Hz）。本設(shè)計(jì)中采用 CD4060來(lái)構(gòu)成分頻電路。實(shí)現(xiàn)分頻器的電路是計(jì)數(shù)器電路，一般采用多級(jí)二進(jìn)制計(jì)數(shù)器來(lái)實(shí)現(xiàn)。然后再利用分頻電路，將其輸出信號(hào)轉(zhuǎn)變?yōu)槊胄盘?hào)，其組成框 圖如圖 32（ 1）。 石英晶體的選頻特性非常好，只有某一頻率點(diǎn)的信號(hào)可以通過(guò)它，其它頻率段信號(hào)均會(huì)被它所衰減，而且，振蕩信號(hào)的頻率與振蕩電路中的 R、 C元件的數(shù)值無(wú)關(guān)。時(shí)間以 12小時(shí)為一個(gè)周期。該電路還有在整點(diǎn)前 10秒鐘內(nèi)開(kāi)始整點(diǎn)報(bào)時(shí)的功能。由 CD4511把輸進(jìn)來(lái)的二進(jìn)制信號(hào)翻譯成十進(jìn)制數(shù)字，再由數(shù)碼管顯示出來(lái)。采用 CD4511作為顯示譯碼電路。我們使用石英晶體振蕩器電路構(gòu)成數(shù)字鐘。 系統(tǒng)實(shí)現(xiàn) 本次實(shí)現(xiàn)系統(tǒng)的環(huán)境如下： 1) 硬件： Acer TraveIMate 2) 系統(tǒng)： WindowsXP 3) 軟件： Altera公司的 QUARTUSII 。目前主要的EDA