一種基于vhdl語言的電子鐘的設計-展示頁

　　

【正文】 系統都建立了框架結構，如 Cadence 公司的 DesignFramework 和 Mentor 公司的FalconFramework，而且這些框架結構都遵守國際 CFI 組織制定的統一技術標準。 1987 年IEEE 采納 VHDL 為硬件描述語言標準 (IEEESTD－ 1076)。早期的硬件描述語言，如 ABEL、 HDL、 AHDL，由不同的 EDA廠商開發，互不兼容，而且不支持多層次設計，層次間翻譯工作要由人工完成。例如一個 32 位的加法器，利用圖形輸入軟件需要輸入 500至 1000 個門，而利用 VHDL 語言只需要書寫一行“ A=B＋ C”即可。 最后將適配器產生的器件編程文件通過編程器或下載電纜載入到目標芯片CPLD/FPGA 中。根據適配后仿真模型，可以進行適配后時序仿真，因為已經得到器件的實際硬件特性（如時延特性），所以仿真結果能比較精確地預期未來芯片的實際性能。 7．利用適配器將綜合后的網絡表文件針對某一具體的目標器件進行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優化和布局布線。 6．利用產生的網絡表文件進行適配前的時序仿真，仿真過程不涉及具體器件的硬件特性，是較為粗略的。 5．利用綜合器對 VHDL 源代碼進行綜合優化處理，生成門級描述的網絡表文件，這是將高層 次描述轉化為硬件電路的關鍵步驟。 4．進行代碼級的功能仿真，主要是檢驗系統功能設計的正確性。此外，還可以采用圖形輸入方式（框圖、狀態圖等），這種輸入方式具有直觀、容易理解的優點。 系統劃分（ 1） VHDL 代碼或圖形方式輸入（ 2） 編譯器（ 3） 代碼級功能仿真（ 4） 綜合器（ 5） 仿真綜合庫 適配前時序仿真（ 6） 適配器（ 7） 適配后仿真模型（ 8） 器件編程文件（ 8） 適配報告（ 8） 適配后時序仿真 CPLD/FPGA實現 ASIC 實現 圖 31（ 2） CPLD/FPGA系統設計流程 本 科 畢 業 設 計 第 6 頁 共 42 頁 流程說明： 1．工程師按照“自頂向下”的設計方法進行系統化分。可編程邏輯模塊 CLB是實現邏輯功能的基本單元，它們通常規則的排列成一個陣列，散布于整個芯片；可編程輸入 /輸出模塊（ IOB）主要完成芯片上的邏輯與外部封裝腳的借口，它通常排列在芯片的四周；可編程互連資源包括各種長度的連接線段和一些可編程連接開關，它們將各個 CLB 之間或 CLB、 IOB 之間以及 IOB 之間連接起來，構成特定功能的電路。 系統級設計 模塊 A 模塊 C 模塊 B 模 塊 A7 模塊 A6 模塊 A5 模塊 A4 模塊 A3 模塊 A2 模塊 A1 本 科 畢 業 設 計 第 5 頁 共 42 頁 FPGA 一般由 3種可編程電路和一個用于存放 編程數據的靜態存儲器 SRAM 組成。這些優點使得 FPGA 技術在 20 世紀 90年代以后得到飛速的發展，同時也大大推動了 EDA 軟件和硬件描述語言 HDL 的進步。通過軟件仿真可以事先驗證設計的正確性，在 PCB 完成以后，利用 FPGA 的在線修改功能，隨時修改設計而不必改動硬件電路。 圖 31（ 1） TOP_DOWN 設計思想 b) FPGA 概述 FPGA 是現場可編程門陣列（ Field Programmable Gate Array）的簡稱， FPGA 幾乎能完成任何數字器件的功能，上至高性能 CPU，下至簡單的 74電路。 隨著系統變得復雜和龐大，特別需要在樣機問世之前，對產品的全貌有一定的預見性。 自頂向下的設計（即 TOP_DOWN 設計）是從系統級開始，把系統劃分為基本單元，然后再把每個基本單元劃分為下一層次的基本單元，一直這樣做下去，直到可以直接用 EDA 元件庫中的元件來實現為止。利用層次化、結構化的設計方法，一個完整的硬件設計任務首先由總設計師劃分為若干個可操作的模塊，編制出相應的模型（行為的或結構的），通過仿真 本 科 畢 業 設 計 第 4 頁 共 42 頁 加以驗證后，再把這些模塊分配給下一層的設計師，這就允許多個設計者同時設計一個硬件系統中的不 同模塊，其中每個設計者負責自己所承擔的部分；而由上一層設計師對其下層設計者完成的設計用行為級上層模塊對其所做的設計進行驗證。由于設計的主要仿真和調 試過程是在高層次上完成的，這既有利于早期發現結構設計上的錯誤，避免設計工作的浪費，又減少了邏輯功能仿真的工作量，提高了設計的一次成功率。在方框圖一級進行仿真、糾錯，并用硬件描述語言對高層次的系統行為進行描述，在系統一級進行驗證。下面介紹與 EDA基本特征有關的幾個概念。譯碼顯示電路由七段譯碼器完成，顯示由 LED數碼管構成。 在控制信號中除了一般的校時信號外，還有時鐘使能信號、時鐘清零信號。計數器的輸出 分別經譯碼器送顯示器顯示。 21 數字鐘的組成框圖 本 科 畢 業 設 計 第 3 頁 共 42 頁 數字鐘的基本工作原理 石英晶體振蕩器 產生穩定的高頻脈沖信號作為數字鐘的時間基準，然后經過分頻器輸出標準秒脈沖。主要包括時間基準電路、計數器電路、控制電路、譯碼和顯示電路。通常使用石英晶體振蕩器電路構成數字鐘。 2 數字鐘設計的總體方案 數字鐘的構成 數字鐘 實際上是一個對標準頻率（ 1HZ）進行計數的計數電路。 軟件電路設計 主要說明了各功能模塊的 Verilog 實現，并給出了關鍵的功能模塊的代碼。另外，本設計還說明了 EDA設計的基本方法、 Verilog HDL設計的流程和 EDA工具等。因此本設計采用可編程邏輯器件實現。 數字鐘可以由各種技術實現，如單片機等。 本次設計 利 用 VHDL 硬件描述語言 結合可編程邏輯器件進行 的 ， 并通過數碼管動態顯示計時結果。在控制系統中，也常用作定時器時鐘源。因此，研究數字鐘及擴大其應用，有著非常現實的意義。 鐘表的數字化給人們生產生活帶來了極大的方便，而且大大地擴展了鐘表原先的報時功能。所以，要制作一個定時系統。注射后，一般等待 5分鐘，一旦超時，所作的皮試試驗就會無效。例如，許多火災都是由于人們一時忘記了關閉煤氣或是忘記充電時間。忘記了要做的事情，當事情不是很重要的時候，這種遺忘無傷大雅。 本 科 畢 業 設 計 第 1 頁 共 42 頁 1 引言 1． 1 數字電子鐘的發展與應用 20 世紀末，電子技術獲得了飛速的發展，在其推動下，現代電子產品 幾乎滲透了社會的各個領域，有力地推動了社會生產力的發展和社會信息化程度的提高，同時也使現代電子產品性能進一步提高，產品更新換代的節奏也越來越快。 時間對人們來說總是那么寶貴，工作的忙碌性和繁雜性容易使人忘記當前的時間。但 是，一旦重要事情，一時的耽誤可能釀成大禍。尤其在 醫院，每次護士都會給病人作皮試，測試病人是否對藥物過敏。手表當然是一個好的選擇，但是，隨著接受皮試的人數增加，到底是哪個人的皮試到時間卻難以判斷。隨時提醒這些容易忘記時間的人。諸如定時自動報警、按時自動打鈴、時間程序自動控制、定時廣播、定時啟閉電路、定時開關烘箱、通斷動力設備，甚至各種定時電 氣的自動啟用等，所有這些，都是以鐘表數字化 為基礎的。 1． 2 關于本次設計 數字電子鐘是用數字集成電路做成的現代計時器，與傳統的機械鐘相比，它具有走時準確 (用高穩定度石英晶體振蕩器作時鐘源 )、顯示直觀 (用液晶或熒光七段數碼管顯示器 )、無機械傳動裝置等優點，因而廣泛用于車站、碼頭、機場等公共場所。數字鐘是數字電路中計數 (分頻 )、譯碼、顯示及時鐘脈沖振蕩器等組合邏輯電路、時序邏輯電路和脈沖產生電路的綜合應用。 用 Altera 公司的開發平臺 QUARTUSⅡ 來仿真，最后下載到EP1K100QC2083 器件中進行驗證。利用可編程邏輯器件具有其他方式沒有的特點，它具有易學、方便、新穎、有趣、直觀、設計與實驗項目成功率高、理論與實踐結合緊密、體積小、容量大、 I/O 口豐富、易編程和加 本 科 畢 業 設 計 第 2 頁 共 42 頁 密等特點，并且它還具有開放的界面，豐富的設計庫，模塊化的工具以及 LPM 定制等優良特性，應用非常方便。 本次設計第二部分說明了 數字鐘 的 功能框圖，并進行了簡要的說明。在硬件電路設計部分，主要說明了 數字鐘 的原理圖、各個功能模塊的硬件實現方法。最 后，對本設計進行了系統測試和結果分析 。由于計數的起始時間不可能與標準時間（如北京時間）一致，故需要在電路上加一個校時電 路，同時標準的 1HZ時間信號必須做到準確穩定。圖 21所示為數字鐘的組成框圖。其中的控制邏輯電路是比較靈活多樣的，不斷完善它可以增強數字鐘的功能。秒計數器滿 60后向分計數器進位，分計數器滿 60后向小時計數器進位，小時計數器按照“ 24翻 1”規律 計數。計時出現誤差時 可以用校時電路校時、校分。 時基電路可以由石英晶體振蕩電路構成，如果晶振頻率為1MHz，經過 6次十分頻就可以得到秒脈沖信號。 3 系統 硬件設計 EDA技術 EDA 技術 EDA 代表了當今電子設計技術的最新發展方向，它的基本特征是：設計人員按照“自頂向下”的設計方法，對整個系統進行方案設計和功能劃分，系統的關鍵電路用 現場可編程門陣列 （ FPGA） 實現，然后采用硬件描述語言 (HDL)完成系統行為級設計，最后通過綜合器和適配器生成最終的目標器件，這樣的設計方法被稱為高層次的電子設計方法。 a)“自頂向下”的設計方法 “自頂向下”這種設計方法首先從系統設計入手，在頂層進行功能方框圖的劃分和結構設計。然后，用綜合優化工具生成具體門電路的網絡表，其對應的物理實現級可以是印刷電路板或專用集成電路。 現代集成電路制造工藝技術的改進，使得在一個芯片上集成數十乃至數百萬個器件成為可能，但我們很難設想僅由一個設計師獨立設計如此大規模的電路而不出現錯誤。圖31（ 1）為自頂向下 (TOPDOWN)的示意圖，以設計樹的形式繪出。 對于設計開發整機電子產品的單位和個人來說，新產品的開發總是從系統設計入手，先進行方案的總體論證、功能描述、任務和指標的分配。目前， EDA 技術的發展使得設計師有可能實現真正的自頂向下的設計。它如同一張白紙或是一堆積木，工程師可以通過傳統的原理圖輸入或硬件 描述語言自由的設計一個數字系統。使用 FPGA 開發數字電路，可以大大縮短設計時間，減少 PCB 面積，提高系統的可靠性。 FPGA 具有掩膜可編程門陣列的通用結構，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來實現不同的設計。這3種可編程電路是：可編程邏輯模塊（ CLB）、輸入 /輸出模塊（ IOB）和互連資源（ IR）。 CPLD/FPGA 系統設計的工作流程如圖 31（ 2）所示。 2．輸入 VHDL 代碼，這是設計中最為普遍的輸入方式。 3．將以上的設計輸入編譯成標準的 VHDL 文件。這一步適用于大型設計，一般情況下，這一步仿真步驟可略去。綜合優化時針對 ASIC 芯片供應商的某一產品系列進行的，所以綜合的過程要在相應的廠家綜合庫的支持下才能完成。一般的設計，也可略去這一步驟。 8．在適配完成后，產生多項設計結果： (a)適配報告，包括芯片內部資源利用情況，設計的布爾方程描述情況等；（ b）適配后的仿真 模型；（ c）器件編程文件。如果仿真結果達不到設計要求，就修改 VHDL 源代碼或選擇不同速度和品質的器件，直至滿足設計要求。 c) 硬件描述語言 硬件描述語言 (HDL)是一種用于設計硬件電子系統的計算機語言，它用軟件編程的方式來描述電子系統的邏輯功能、電路結構和連接形式，與傳統的門級描述方 式相比，它更適合大規模系統的設計。而且 VHDL 語言可讀性強，易于修改和發現錯誤。為了克 本 科 畢 業 設 計 第 7 頁 共 42 頁 服以上不足， 1985 年美國國防部正式推出了高速集成電路硬件描述語言 VHDL。 d) EDA 系 統框架結構 EDA 系統框架結構 (Framework)是一套配置和使用 EDA 軟件包的規范。框架結構能將來自不同 EDA 廠商的工具軟件進行優化組合，集成在一個易于管理的統一的環境之下 ，而且還支持任務之間、設計師之間以及整個產品開發過程中的信息傳輸與共享，是并行工程和自頂向下設計方法的實現基礎。 3． 2 電路總體設計 數字鐘 實際上是一個對標準頻率（ 1HZ）進行計數的計數電路。以 10進制計數器 74HC390來實現時間計數單元的計數功能。選擇 LED數碼管作為顯示單元電路。用 COMS與或非門實現的時 或分校時電路。報時電路可選 74HC30來構成。 晶體振蕩電路 晶體振蕩器是構成數字式時鐘的核心，振蕩器的穩定度及頻率的精確度決定了數字鐘計時的準確程度，它保證了時鐘的走時準確