畢業論文基于fpga的學校打鈴器設計(已改無錯字)

　　

【正文】 _logic)。end entity。Architecture art of fenpin25k issignal cqi : integer range 1 to 25000。beginco=39。139。 when cqi=25000 and clk=39。039。else 39。039。 process (clk) is beginif clk39。event and clk=39。139。then if cqi=25000 then cqi=1。 else cqi=cqi+1。 end if。 end if。 end process。 end architecture art。（2）library ieee。use 。entity t5 is port( clk :in std_logic。 co:out std_logic)。end entity。Architecture art of t5 issignal cqi : integer range 1 to 5。beginco=39。139。 when cqi=5 and clk=39。039。else 39。039。 process (clk) is beginif clk39。event and clk=39。139。then if cqi=5 then cqi=1。 else cqi=cqi+1。 end if。 end if。 end process。 end architecture art。（3）library ieee。use 。entity t200 is port( clk :in std_logic。 co:out std_logic)。end entity。Architecture art of t200 issignal cqi : integer range 1 to 200。beginco=39。139。 when cqi=200 and clk=39。039。else 39。039。 process (clk) is beginif clk39。event and clk=39。139。then if cqi=200 then cqi=1。 else cqi=cqi+1。 end if。 end if。 end process。 end architecture art。（4）library ieee。use 。entity t50e is port( clk :in std_logic。 co:out std_logic)。end entity。Architecture art of t50e issignal cqi : integer range 1 to 50e3。beginco=39。139。 when cqi=50e3 and clk=39。039。else 39。039。 process (clk) is beginif clk39。event and clk=39。139。then if cqi=50e3 then cqi=1。 else cqi=cqi+1。 end if。 end if。 end process。 end architecture art。（5）library ieee。use 。entity t250 is port( clk :in std_logic。 co:out std_logic)。end entity。Architecture art of t250 issignal cqi : integer range 1 to beginco=39。139。 when cqi=250 and clk=39。039。else 39。039。 process (clk) is beginif clk39。event and clk=39。139。then if cqi=250 then cqi=1。 else cqi=cqi+1。 end if。 end if。 end process。 end architecture art。library ieee。use 。entity Dcfq isport(d,clk:in std_logic。q:out std_logic)。end entity Dcfq。architecture art of Dcfq isbegin process(clk)isbeginif(clk39。event and clk=39。139。) thenq=d。end if。end process。end architecture art。（1）秒計數模塊library ieee。use 。use 。entity SECOND isport(cp,clr:in std_logic。 sqmsl,sqmsh:out std_logic_vector(3 downto 0)。 co:out std_logic)。end SECOND。architecture SEC of SECOND isbeginprocess(cp,clr)variable t1,t0:std_logic_vector(3 downto 0)。beginif clr=39。039。 thent1:=0000。t0:=0000。elsif cp39。event and cp=39。139。 thenif t1=0101 and t0=1000 thenco=39。139。t0:=1001。elsif t01001 thent0:=t0+1。elset0:=0000。if t10101 thent1:=t1+1。elset1:=0000。co=39。039。end if。end if。end if。sqmsh=t1。sqmsl=t0。end process。end SEC。（2）分計數模塊library ieee。use 。use 。entity MINUTE isport(clk,clr:in std_logic。 co:out std_logic。 min1,min0:out std_logic_vector(3 downto 0) )。end MINUTE。architecture MIN of MINUTE isbeginprocess(clk,clr)variable t1,t0:std_logic_vector(3 downto 0)。beginif clk39。event and clk=39。139。 thenif clr=39。139。 thenif t1=0101 and t0=1000 thenco=39。139。t0:=1001。elsif t01001 thent0:=t0+1。elset0:=0000。if t10101 thent1:=t1+1。elset1:=0000。co=39。039。end if。end if。end if。end if。min1=t1。min0=t0。end process。end MIN。（3）時計數模塊library ieee。use 。use 。entity sh24 isport(clk:in std_logic。clr:in std_logic。sh:buffer std_logic_vector(3 downto 0)。sl:buffer std_logic_vector(3 downto 0))。end sh24。architecture bhv of sh24 isbeginprocess(clk,clr)beginif (clr=39。039。)thensh=0000。sl=0000。elsif(clk39。event and clk=39。139。) thenif(sh=0010and sl=0011)thensh=0000。sl=0000。else sl=sl+1。if(sl9)then sl=sl+1。else sl=0000。if(sh2)then sh=sh+1。else sh=0000。end if。end if。end if。end if。end process。end bhv。（4）調時模塊library ieee。use 。use 。use 。entity mux2to1 isport( key: in std_logic。 a,b: in std_logic。 c: out std_logic )。end mux2to1。architecture one of mux2to1 isbegin process(key) begin if key=39。039。then c=b。 else c=a。 end if。 end process。end one。（1）定時模塊LIBRARY ieee。 USE 。ENTITY ctrl_memo ISPORT( reset,k1,up_key: IN STD_LOGIC。 k1高電平為調時，低電平為調分 Q_hourb: OUT INTEGER RANGE 0 TO 9。“時”高位 Q_houra : OUT INTEGER RANGE 0 TO 9。“時”低位 Q_minueb:OUT INTEGER RANGE 0 TO 9。 Q_minuea:OUT INTEGER RANGE 0 TO 9)。END ctrl_memo。ARCHITECTURE a OF ctrl_memo IS BEGIN PROCESS(reset,k1,up_key) VARIABLE Q_tmpma: INTEGER RANGE 0 TO 9。 VARIABLE Q_tmpmb: INTEGER RANGE 0 TO 9。 VARIABLE Q_tmpha: INTEGER RANGE 0 TO 9。 VARIABLE Q_tmphb: INTEGER RANGE 0 TO 9。BEGIN IF reset=39。039。 THEN Q_tmpma:= 0。 Q_tmpmb:= 0。Q_tmpha:= 0。 Q_tmphb:= 0。 ELSIF up_key39。event AND up_key=39。139。 THEN IF k1=39。139。 THEN IF Q_tmphb=2 AND Q_tmpha=3 THEN Q_tmphb:=0。 Q_tmpha:=0 。 ELSIF Q_tmpha=9 THEN Q_tmpha:=0。 Q_tmphb:=Q_tmphb+1。 ELSE Q_tmpha:=Q_tmpha+1。 END IF。 else IF Q_tmpmb=5 AND Q_tmpma=9 THEN Q_tmpmb:=0。 Q_tmpma:=0 。 ELSIF Q_tmpma=9 THEN Q_tmpma:=0。 Q_tmpmb:=Q_tmpmb+1。 ELSE Q_tmpma:=Q_tmpma+1。 END IF。 END IF。 END IF 。 Q_hourb=Q_tmphb。 Q_houra=Q_tmpha。 Q_minueb=Q_tmpmb。 Q_minuea=Q_tmpma。 END PROCESS 。END a。（2）比較模塊LIBRARY ieee。 USE 。ENTITY BIJIAOQI ISPORT( CLk0: IN STD_LOGIC。 QH_A,QM_A:IN INTEGER RANGE 0 TO 9。QH_B:IN INTEGER RANGE 0 TO 9。QM_B:IN INTEGER RANGE 0 TO 9。HARM_A,MARM_A: IN INTEGER RANGE 0 TO 9。HARM_B: IN INTEGER RANGE 0 TO 9。MARM_B: IN INTEGER RANGE 0 TO 9。SPEAK: OUT STD_LOGIC)。END BIJIAOQI。ARCHITECTURE a OF BIJIAOQI IS SIGNAL Y: STD_LOGIC。 BEGIN SPEAK=CLK0 AND Y。